JTAG.ТЕСТ - технологии граничного сканирования, методики тестопригодного проектирования, JTAG, ICT, DFT
В JTAG мы знаем все!
«... Мы говорим JTAG, подразумеваем — ТЕСТ,
мы говорим ТЕСТ, подразумеваем — JTAG!»

Разработка программ внутрисхемного тестирования ICT и игольчатых адаптеров,
поставка тестеров ICT Z18xx «под ключ»

JTAG.ТЕСТ - технологии граничного сканирования, методики тестопригодного проектирования, JTAG, ICT, DFT

Технология внутрисхемного тестирования (In-Circuit Testing, ICT) широко и с успехом применяется при производстве электроники для тестирования исправности монтажа цифровых и аналоговых печатных плат любой сложности с конца семидесятых годов прошлого века и до настоящего времени.

Доступ тестера ICT ко внутренним цепям печатных плат осуществляется при помощи контактных иголок, прижимаемых игольчатым адаптером тестера к поверхности платы с одной или обеих ее сторон в зависимости от плотности размещения компонентов и расположения контактных площадок. Поскольку на протяжении семидесятых–восьмидесятых годов корпуса DIP доминировали при производстве микросхем, любой вывод микросхемы был доступен для иголки адаптера ICT с той или иной стороны платы, так что проблемы внутрисхемного доступа практически не существовало.

Конфигурация внутрисхемного тестера (ICT)
с полным доступом ко всем внутренним линиям схемы

Игольчатые адаптеры обеспечивают согласование фиксированного местоположения тестовых иголок собственно тестера ICT с местоположением контактных площадок на поверхности тестируемой платы. С началом широкого распространения технологии поверхностного монтажа SMT и миниатюризации микросхем компоненты стали монтироваться на поверхность платы без сквозных отверстий и с обеих ее сторон. При этом зачастую возникает проблема размещения контактных площадок для иголок адаптера при постоянном уменьшении их диаметра в условиях высокой плотности монтажа компонентов с обеих сторон платы. Вдобавок к этому, в многослойных платах значительное число цепей находится во внутренних слоях, так что вывод их на поверхность платы для подключения к контактным площадкам значительно усложняет разводку платы и ухудшает ее механическую устойчивость, что приводит к необходимости оптимизации их количества без ущерба для уровня покрытия дефектов тестируемой платы.

Наша компания JTAG.TECT на протяжении многих лет специализируется на разработке компьютерных программ «под ключ» для внутрисхемного тестирования (ICT), предназначенных для структурного тестирования исправности монтажа цифровых, аналоговых и гибридных печатных плат любой сложности, внутрисхемного программирования и конфигурирования смонтированных на них микросхем ПЛМ и FPGA и прожига микросхем флэш-памяти.

Мы также разрабатываем и изготовляем игольчатые адаптеры для тестеров ICT любых типов и принимаем заказы для проведения тестирования печатных плат заказчика на тестерах Teradyne Z18хх после их монтажа.

Типовая структура тестовой программы ICT:

Типовая структура тестовой программы ICT

Процесс разработки программы ICT-тестирования печатных плат заказчика включает в себя следующие этапы:

  • трансляция CAD-файлов проекта платы в необходимый ICT-формат;
  • разработка и отладка стандартных тестов ICT в соответствии с топологией схемы, включая тесты к.з. и обрывов, а также тесты аналоговых дискретных компонент (резисторы, конденсаторы, емкости и т. д.);
  • разработка и отладка тестов JTAG для тестера ICT;
  • разработка и отладка дополнительных моделей микросхем для библиотек ICT-тестера;
  • разработка и отладка специальных пользовательских и кластерных тестов ICT в соответствии с требованиями заказчика;
  • реализация и отладка специальных технологий ICT-тестирования: DeltaScan, WaveScan, FrameScan;
  • разработка и отладка программ ICT для внутрисхемного программирования и конфигурирования микросхем ПЛМ и FPGA (фирм Altera, Xilinx, Lattice и других);
  • разработка и отладка программ ICT для внутрисхемного прожига микросхем флэш-памяти любых производителей;
  • поддержка программ ICT на тестере заказчика в условиях производства;
  • обеспечение заказчика полным комплектом необходимой производственной документации на русском языке, как по игольчатому адаптеру, так и по программам тестирования ICT.

Для оценки возможности разработки программ JTAG-тестирования для Ваших плат и уровня их тестопригодности нам необходимо получить от Вас электронной почтой следующие материалы:

  • файл(ы) CAD из системы разводки печатной платы;
  • cхему предполагаемой для тестирования печатной платы в формате PDF;
  • список всех цепей схемы (netlist) в любом формате;
  • список всех компонентов схемы в любом формате.

Эти данные позволят нам не только оценить ICT-тестопригодность Вашей схемы, но и предоставить Вам предварительную детальную оценку возможного уровня ICT-тестового покрытия для Вашей платы, а также дать Вам подробные рекомендации по оптимизации размещения контактных площадок на поверхности Вашей платы для иголок адаптера ICT.

Сложный игольчатый адаптер с двусторонним доступом

Сложный игольчатый адаптер
с двусторонним доступом.

Тестируемая печатная плата

Тестируемая печатная плата.

Проводной монтаж доступа снизу

Проводной монтаж доступа снизу.

Проводной монтаж доступа сверху (1)

Проводной монтаж доступа сверху (1).

Проводной монтаж доступа сверху (2)

Проводной монтаж доступа сверху (2).

Нижняя панель доступа иголок

Нижняя панель доступа иголок.

JTAG.ТЕСТ - технологии граничного сканирования, методики тестопригодного проектирования, JTAG, ICT, DFT   Компания JTAG.TECT cпециализируется на поставках тестеров внутрисхемного тестирования ICT Z18хх фирмы Teradyne «под ключ», их установке и пуско-наладке, изготовлении игольчатых адаптеров для тестирования плат заказчика, разработке ICT-тестовых программ и обучении персонала. Мы поставляем полные системы ICT-тестирования «под ключ» напрямую нашим заказчикам, или через нашего московского дилера — компанию ЭлекТрейд.

Базовая конфигурация поставляемых нами тестеров ICT Z18хх следующая:

  • Компьютер с процессором типа Pentium 3
  • Плоский монитор, клавиатура и мышь
  • Поворотный кронштейн крепления компьютера и монитора
  • 32-разрядный контроллер PCI/PCIO
  • Векторный процессор
  • ATB - контроллер аналоговых тестов
  • Добавочный блок ATB CAP Phase для тестирования конденсаторов малой емкости
  • Добавочный блок ATB High Voltage для стимуляции напряжений до 100 В
  • Блок управляемых реле RAB II
  • Блоки DeltaScan, FrameScan-2 и WaveScan для тестирования сложных компонентов, для которых невозможно построить цифровой или аналоговый тест
  • 64 блока DR2D (32-х канальных блоков ввода-вывода), всего 2048 каналов ввода-вывода
  • Возможность расширения тестеров ICT заказчика до 2048 каналов ввода-вывода
  • Два программируемых источника питания (от 0 до 55 В, 2А) для запитывания тестируемых плат
  • Источник постоянного напряжения 5 В, 20А для запитывания тестируемых плат и блоков ввода-вывода
  • Программируемый источник питания (от 2 В до 5,5 В, 20А) для запитывания тестируемых плат и блоков ввода-вывода
  • Программируемый контроллер источников питания
  • Новая трубка подачи вакуума к игольчатым адаптерам
  • Новые интерфейсные уплотнительные резинки
  • Новые вакуумные фильтры
  • Новые вентиляторы
  • Диагностический адаптер

Тестер Z1890

Тестер Z1890.


English

NEWS-рассылка


Скачать БЕСПЛАТНО
JTAG-систему onTAP
на 30 дней!

Отзывы о нас

Новости JTAG-Test

Август 2017.
Новые возможности в JTAG Manager Ver.4.X.
Интерактивное окно "Вид тестируемой ПП".
26.04.2017 г.
Ценовая революция в JTAG Manager.
22.04.2013 г.
Мы рады информировать наших друзей,
что исправленная редакция монографии д-ра Ами Городецкого
«ВВЕДЕНИЕ В ТЕХНОЛОГИИ JTAG И DFT. ТЕСТИРОВАНИЕ В ТЕХНОЛОГИЯХ ГРАНИЧНОГО СКАНИРОВАНИЯ И ТЕСТОПРИГОДНОЕ ПРОЕКТИРОВАНИЕ»
вышла в издательстве PALMARIUM ACADEMIC PUBLISHING, GERMANY. Книгу можно приобрести здесь.
Или через наш сайт, с небольшой скидкой.
Пишите на info@jtag-test.ru
07.05.2012 г.
Мы с удовольствием сообщаем нашим читателям и подписчикам, что в немецком академическом издательстве Palmarium в Саарбрюккене, Германия, вышла в свет монография д-ра Ами Городецкого «Введение в технологии JTAG и DFT. Тестирование в технологиях граничного сканирования и тестопригодное проектирование», 2012, Palmarium Academic Publishing, Germany, ISBN 978-3-8473-9324-5.

Новости JTAG-Test

26.04.2017 г.
Ценовая революция в JTAG Manager.
08.08.2013 г.
Выложена для скачивания обновленная версия (4965) бесплатного графического поисковика Test Fault Locator.
07.08.2013 г.
Выложена для скачивания обновленная версия (4942) бесплатного графического поисковика Test Fault Locator.
22.04.2013 г.
К сайту подключена новая страница с описанием нашего нового программного продукта Test Fault Locator.
22.04.2013 г.
Мы рады информировать наших друзей,
что исправленная редакция монографии д-ра Ами Городецкого
«ВВЕДЕНИЕ В ТЕХНОЛОГИИ JTAG И DFT. ТЕСТИРОВАНИЕ В ТЕХНОЛОГИЯХ ГРАНИЧНОГО СКАНИРОВАНИЯ И ТЕСТОПРИГОДНОЕ ПРОЕКТИРОВАНИЕ»
вышла в издательстве PALMARIUM ACADEMIC PUBLISHING, GERMANY. Книгу можно приобрести здесь.
Или через наш сайт, с небольшой скидкой.
Пишите на info@jtag-test.ru
08.07.2012 г.
К сайту подключена новая страница с описанием нашего нового программно-аппаратного продукта JTAG Overseer
07.05.2012 г.
Мы с удовольствием сообщаем нашим читателям и подписчикам, что в немецком академическом издательстве Palmarium в Саарбрюккене, Германия, вышла в свет монография д-ра Ами Городецкого «Введение в технологии JTAG и DFT. Тестирование в технологиях граничного сканирования и тестопригодное проектирование», 2012, Palmarium Academic Publishing, Germany, ISBN 978-3-8473-9324-5.

Пресс-релизы

Разработан, произведен и полностью доступен новый аппаратный модуль JEMIO-LVDS — эффективное дополнение к модулю JEMIO. В полной конфигурации модуль JEMIO-LVDS обеспечивает 36 LVDS-входных каналов и 36 LVDS-выходных каналов, плюс 2 TTL I/O канала и может быть соответственно конфигурирован по желанию пользователя. Подробности см. здесь.
Разработан, произведен и полностью доступен новейший модуль для кластерного JTAG-тестирования цепей miniPCI. В полной конфигурации модуль JEM_MiniPCI-T III обеспечивает тестирование 83-х PCI и резервных каналов, 33-х линий земли и питания, а также нескольких конфигурируемых петлевых соединений. Подробности см. здесь.
Разработан, произведен и полностью доступен новейший модуль для тестирования памяти типа UDIMM (DDR3 Unbuffered DIMM). Примеры модулей памяти DDR3 — MT18JSF25672AZ — 2GB, MT18JSF51272AZ — 4GB. Подробности — см. здесь.


 

Карта сайта | О нас | Услуги | Софт & хард | JTAG-Библиотека | Партнеры и заказчики | Поддержка | onTAP | Контакты | Монография
Написать вебмастеру
© JTAG.ТЕСТ, 2009.
Все права защищены.