JTAG.ТЕСТ - технологии граничного сканирования, методики тестопригодного проектирования, JTAG, ICT, DFT
В JTAG мы знаем все!
«... Мы говорим JTAG, подразумеваем — ТЕСТ,
мы говорим ТЕСТ, подразумеваем — JTAG!»

Колонка Ами Городецкого
«JTAG-тестирование»
в журнале «Компоненты и технологии» № 9.2009 г.

Сайт журнала «Компоненты и технологии»

Аспекты тестопригодности в файлах BSDL

Разработчики схем, перед которыми возникает задача тестопригодного проектирования (DFT) для граничного сканирования (ТПГС), нередко испытывают затруднения в связи с некоторыми аспектами этой проблемы, определяемыми файлами BSDL.

Основные принципы ТПГС были изложены мною в статьях [ПЭ.2008.1] и [ПЭ.2008.7], где было, в частности, подчеркнуто, что тестопригодность следует планировать на этапе проектирования схем, принимая в расчет разнообразные факторы, порой не имеющие никакого отношения к функционированию схемы и поэтому плохо знакомые или совсем неизвестные разработчику схемы. Там же были даны основные определения и сформулированы базисные практические методы ТПГС, которым необходимо следовать для обеспечения ожидаемого или приемлемого уровня тестопригодности схемы, в частности — необходимость тщательного соблюдения условий активизации ГС-режима, определяемых атрибутом COMPLIANCE_PATTERNS и/или Design_Warning в файлах BSDL ИС схемы.

На рис. 5 в [ ПЭ.2008.1] приведены лишь два примера обеспечения ГС-режима в связи с указанным атрибутом, в этой колонке мы добавим еще несколько примеров. Для начала следует отметить, что если соответствующий фрагмент файла BSDL выглядит как

attribute COMPLIANCE_PATTERNS of example1: entity is
"(Pin_Name) (1)";

это означает, что для ввода ИС в ГС-режим необходимо удерживать на контакте Pin_Name значение «лог. 1». Здесь важно иметь в виду, что эти контакты совсем необязательно работают на уровне напряжений контроллера ТАР, так что напряжения, определяющие «лог. 1», для такого контакта и собственно схемы ТАР могут существенно отличаться. Например, ТАР может работать на уровне напряжений 3,3 В, тогда как контакт Pin_Name — на уровне напряжений 1,8 В, так что напряжение «лог. 1» для него совсем не соответствует напряжению «лог. 1» для ТАР.

Определенные условия обеспечения ГС-режима существуют, в частности, для семейств FPGA фирмы Xilinx (XC4000, XC5000, XCS-Spartan и др.), о чем кратко упоминалось на рис. 5 в [ПЭ.2008.1]: если FPGA не конфигурирован, следует удерживать на контакте /INIT постоянное значение «лог. 0», тем самым блокируя его возможное конфигурирование. Что касается контакта /PROG, на нем следует удерживать постоянное значение «лог. 1», предварительно хотя бы однажды перебросив этот сигнал в «лог.  0»; при удержании «лог. 0» на этом контакте команда EXTEST [ПЭ.2007.6] работать не будет. Для последующих версий семейства Spartan (3, 3А, 3Е) условие относительно «лог. 0» на контакте /INIT отсутствует, зато для ИС семейства Virtex на этом контакте следует удерживать «лог. 1», и, к тому же, появились новые условия — например, удерживать на контакте PWRDWN_B постоянное значение «лог.  1», и некоторые другие.

Несмотря на требование ГС-стандарта IEEE 1149.1 о том, чтобы все контакты ввода-вывода (КВВ) ИС были полностью управляемы со стороны РГС, не для всех ИС фирмы Altera это требование соблюдено. КВВ некоторых из них (в частности EPM7128ATC) остаются в конфигурированном состоянии (например, с открытым коллектором) и после активизации ГС-режима, что приводит к неполному соответствию поведения КВВ его описанию в файле BSDL. Простейшим решением этой проблемы является предварительное стирание содержимого ИС Altera перед выполнением ГС-тестов межсоединений или кластерных тестов [ПЭ.2007.8].

Все ИС семейств Flex 10X, Flex 6000 и некоторых других фирмы Altera безусловно поддерживают ГС-режим как до, так и после конфигурирования, однако не поддерживают в процессе конфигурирования. Чтобы исключить нежелательное начало процесса програмирования ИС, на контакте nCONFIG таких ИС следует удерживать «лог. 0».

Не обходятся без определенных условий активизации ГС-режима и микропроцессоры фирмы Freescale. Одно из них, достаточно сложное, для ИС МРС860, приведено на рис. 5 в [ПЭ.2008.1]. Другим примером может служить ИС МРС8260, файл BSDL которой по какой-то причине не содержит следующего обязательного условия — до начала ГС-тестирования и в его процессе на контакте /PORESET следует удерживать «лог. 1». Для других ИС этой фирмы — это удержание контактов TEST_MODE (для MPC8321) или DFT_TEST (для MSC8144) в «лог. 0», или контактов LSSD_MODE_L и TEST_SEL_L в «лог.  1» — для МРС8548, и эти условия определены в соответствующих файлах BSDL.

Весьма своеобразны условия активизации ГС-режима у ИС DSP фирмы Texas Instruments (TI). Микросхемы семейства TMS320C6202, к примеру, работают в двух режимах механизма ГС — эмуляции и собственно граничного сканирования (Boundary-Scan mode). Если на контактах EMU0 и EMU1 этих ИС удерживать «лог. 1», ИС входит в режим эмуляции, а регистр команд РК структуры ГС [ПЭ.2007.6] имеет длину 8 бит. При удержании на этих контактах «лог. 0» DSP переходит в ГС-режим, а длина РК становится равной 4 битам, как и определено в файле BSDL. Из этого файла, однако, не следует, что, вдобавок к указанному условию, на контакте /TRST должен быть обеспечен переход из «лог. 1» в «лог. 0» и обратно в «лог. 1», а само вхождение DSP в ГС-режим требует хотя бы одного импульса ТСК.

Условия активизации ГС-режима для ИС TMS320C6202 в связи с контактами EMU0 и EMU1 ни в коем случае не являются общими ни для всех DSP фирмы TI, ни даже для сходных семейств ИС. Например, для TMS320VC5441 контакты EMU0 и EMU1/OFF также задают ГС-режим, однако на прямо противоположных условиях -при удержании на этих контактах «лог. 1» посредством двух раздельных подтягивающих резисторов 4,7 КОм, подключенных к напряжению DVDD ИС. Вхождение в ГС-режим происходит при переключении сигнала /TRST с «лог. 0» на «лог. 1».

Другое семейство MSP430 фирмы TI — это 16-разрядные RISC-микроконтроллеры (с сокращенным набором команд), с развитой периферией и сверхнизким энергопотреблением. Это семейство включает в себя множество ИС, часть из которых содержит встроенную флэш-память. Несмотря на то, что ни один из элементов этого семейства не является полностью ГС-совместимым, некоторые из них, тем не менее, содержат ГС-порт, предназначенный как для прожига флэш-памяти, так и для отладки программного обеспечения. Для этого применима, к примеру, система ScanExpress фирмы Corelis [ПЭ.2008.2], если при проектировании схемы, содержащей элементы семейства MSP430, учтены следующие ограничения:

  • микроконтроллер MSP430 должен быть первым в ГС-цепочке, иначе говоря, контакт TDI этой ИС следует подключить к разъему ГС-тестера;
  • перед началом прожига флэш-памяти сигнал сброса микроконтроллера следует переключить для приведения ИС в исходное состояние; это можно выполнить, к примеру, подключив контакт сброса ИС к внешнему контакту системы ScanExpress, предназначенному для управления разрешением записи (/WE) флэш-памяти, или же выполнив сброс ИС вручную.

Необычным условием активизации ГС-режима для ИС 64474/64475/64574/64575 фирмы IDT является необходимость поддержания активного внешнего синхросигнала на контакте MASTERCLOCK наряду с выполнением стандартно описанных условий:

аttribute COMPLIANCE_PATTERNS of RC64474: entity is
"(JTAG32, VCCOK, RESET) (000)";

Эти условия выполняются подключением контакта JTAG32 к резистору «на массу» и обеспечением «лог. 0» на контактах VCCOK и RESET.

В некоторых случаях приходится сталкиваться с ситуациями, когда поставщик ИС в файле BSDL или в технической документации отмечает, что данная ИС поддерживает ГС-стандарт IEEE 1149.1 лишь частично, и дает описание того, какая именно частичная поддержка имеет место. Это, конечно, лучше чем ничего, однако следует иметь в виду, что решительно все системы разработки ГС-тестов (см. [ПЭ.2008.2] и [ПЭ.2008.3]) в автоматическом режиме поддерживают только такие ИС, которые имеют 100% соответствие со стандартом. Поэтому включение в ГС-цепочки любых элементов с частичным соответствием ГС-стандарту требует того или иного (в зависимости от типа отклонения от стандарта) ручного вмешательства в процесс получения ГС-теста, а также неизбежно ухудшает уровень тестового покрытия для схемы в целом.

Примером такой ИС является акселератор КВВ PCI-9030 фирмы PLX Technology. Описанное отклонение от ГС-стандарта заключается в том, что при выполнении команды BYPASS в регистр обхода РО на фазе Capture-DR захватывается «лог. 1», а не «лог. 0», как того требует стандарт [ПЭ.2007.6]. Проблема здесь возникает только при генерации теста межэлементных связей схемы, так что в исходных данных для такого теста данную ИС следует ввести в режим обхода, сделав соответствующую пометку в описании структуры ГС-цепочки. При этом, конечно, ни один КВВ данной ИС в тесте межэлементных связей схемы не участвует.

Я хотел бы еще раз подчеркнуть, что условия активизации ГС-режима, определяемые атрибутами COMPLIANCE_PATTERNS и/или Design_Warning в файлах BSDL, следует принимать во внимание на этапе проектирования схемы, вычитывая эти данные из соответствующих файлов BSDL, они присутствуют там почти всегда (хотя есть и исключения). Необходимо также заботиться о том, чтобы эти условия могли быть выполнены при проведении ГС-теста для ПП. Излишне упоминать, что управление этими условиями для ИС ГС-цепочки должно быть абсолютно независимо от инициализации самой этой ГС-цепочки схемы. Иными словами, рассмотренные выше условия ГС-активизации должны либо определяться как постоянные (например, подтягивающими резисторами или резисторами, подключенными «на массу»), либо задаваться внешними по отношению к тестируемой ПП аппаратными средствами (переключателями, перемычками, и т.д.), или же стимулироваться по ГС-каналам из другой ГС-цепочки, находящейся на тестируемой ПП или на соседней с нею ПП в том же блоке. В сложных ситуациях такого рода всегда можно получить консультацию на нашем сайте в разделе Контакты www.JTAG-Test.ru/Contacts.

JTAG.ТЕСТ - технологии граничного сканирования, методики тестопригодного проектирования



В заключение я приведу примерный список вопросов, которые должен задать себе разработчик ГС-тестопригодной схемы, анализирующий файлы BSDL применяемых в его схеме ИС:

  • как создан файл BSDL — автоматически или вручную, и как он тестировался (синтаксис, семантика, верификация схемы ГС)?
  • является ли соответствие ГС-структуры данной ИС стандарту 1149.1 полным или только частичным?
  • существуют ли условия активизации ГС-режима данной ИС, все ли они упомянуты в файле BSDL, соблюдены ли они в схеме?
  • тестирована ли максимальная гарантированная разработчиком ИС частота ТСК, приведенная в файле BSDL, или только формально внесена в текст файла?
  • описаны ли в файле BSDL необязательные команды CLAMP и HIGHZ, можно ли будет обеспечить тестопригодность схемными средствами в отсутствие этих команд?
  • снабжены ли ИС необязательным контактом асинхронного сброса /TRST, если да, то предприняты ли в схеме необходимые меры против самовозбуждения ГС-цепочки [ПЭ.2008.1]?
  • являются ли ГС-управляемыми все сигналы, участвующие в тестировании схемы, и не возникает ли при этом схемных противоречий?
  • являются ли ГС-управляемыми дифференциальные цепи, имеется ли поддержка в стандарте 1149.6 для LVDS-цепей, содержащих развязывающие конденсаторы [ПЭ.2008.4]?

Авторизоваться:

Логин (e-mail):
Пароль:
Регистрация / Забыли пароль?

КОЛОНКИ в ЖУРНАЛАХ
    · Тестирование и тестопригодное проектирование («КиТ» № 2, 2009)
    · Встроенные инструменты тестирования («КиТ» № 3, 2009)
    · Неисправность монтажа BGA — что делать? (Апрельские тезисы) («КиТ» № 4, 2009)
    · Стратегия тестирования: нужен ли нам JTAG? (Как убедить начальника) («КиТ» № 5, 2009)
    · JTAG на системном уровне и тестирование кросс-плат («КиТ» № 6, 2009)
    · Функциональное тестирование и эмуляция средствами граничного сканирования (JTAG) («КиТ» № 7, 2009)
    · Аспекты тестопригодности в файлах BSDL («КиТ» № 9, 2009)
    · Покрытие неисправностей и полнота JTAG-тестирования («КиТ» № 9, 2009)
    · JTAG-тестирование кластеров («КиТ» № 1, 2010)
    · Тестирование компонент памяти в технологии JTAG (1) («КиТ» № 2, 2010)
    · Тестирование компонент памяти в технологии JTAG (2) («КиТ» № 3, 2010)
    · Новый JTAG-стандарт IEEE 1149.7 («КиТ» № 4, 2010)
    · Прожиг флэш-памяти в протоколе JTAG («КиТ» № 5, 2010)
    · Новейший стандарт JTAG-тестирования: IEEE P1149.8.1 («КиТ» № 6, 2010)
    · Стандарт тестопригодного проектирования IEEE P1687 («КиТ» № 7, 2010)
    · Материалы международной конференции по тестированию электроники ITC-2009 (1) («КиТ» № 8, 2010)
    · Материалы международной конференции по тестированию электроники ITC-2009 (2) («КиТ» № 9, 2010)
    · Материалы международной конференции по тестированию электроники ITC-2009 (3) («КиТ» № 10, 2010)
    · Применение осциллографов для визуализации протокола JTAG («КиТ» № 11, 2010)
    · Дистанционное JTAG-тестирование («КиТ» № 12, 2010)
    · Кому понадобится новый стандарт IEEE 1687? («КиТ» № 01, 2011)
    · Взаимосвязь стандартов тестирования IEEE P1687 и IEEE 1149.7 («КиТ» № 02, 2011)
    · Техническая диагностика цифровых устройств («КиТ» № 03, 2011)
    · FPGA и ПЛИС в JTAG-тестировании («КиТ» № 04, 2011)
    · Система JTAG-тестирования onTAP («КиТ» № 05, 2011)
    · Внутрисхемное программирование и JTAG-цепочки («КиТ» № 06, 2011)
    · Снова о внутрисхемном тестировании ICT («КиТ» № 07, 2011)
    · Снова о внутрисхемном тестировании (продолжение) («КиТ» № 08, 2011)
    · Еще раз о внутрисхемном тестировании (окончание) («КиТ» № 09, 2011)
    · Тестирование ICT: векторное или безвекторное? («КиТ» № 11, 2011)
    · Введение в технологию IEEE Std. 1581 тестирования ЗУ (1) («КиТ» № 07, 2012)
    · Введение в технологию IEEE Std. 1581 тестирования ЗУ (2) («КиТ» № 08, 2012)




 

Карта сайта | О нас | Услуги | Софт & хард | JTAG-Библиотека | Партнеры и заказчики | Поддержка | onTAP | Контакты | Монография
Написать вебмастеру
© JTAG.ТЕСТ, 2009.
Все права защищены.