JTAG.ТЕСТ - технологии граничного сканирования, методики тестопригодного проектирования, JTAG, ICT, DFT
В JTAG мы знаем все!
«... Мы говорим JTAG, подразумеваем — ТЕСТ,
мы говорим ТЕСТ, подразумеваем — JTAG!»

Колонка Ами Городецкого
«JTAG-тестирование»
в журнале «Компоненты и технологии» № 11.2009 г.

Сайт журнала «Компоненты и технологии»

Покрытие неисправностей и полнота JTAG-тестирования

Одним из параметров качества и приемлемости любого теста, в частности JTAG-теста, является полнота покрытия им дефектов, в численной форме описывающая, насколько данный тест хорош. Вкратце эта тема уже была затронута в ПЭ.2007.8, где отмечалось, что одним из важнейших факторов, влияющих на получение JTAG-теста с тем или иным уровнем покрытия, являются особенности топологии тестируемой схемы. Здесь мы рассмотрим основные схемные конфигурации, содержащие как ИС JTAG, так и ИС, не содержащие структур JTAG (не-JTAG), с точки зрения полноты покрытия неисправностей в них, начав с некоторых неформальных определений.

Физическим дефектом ПП мы будем называть любое нарушение электрических связей в цепях ПП. При тестировании дефект может проявлять себя в виде той или иной неисправности, представляющей из себя отклонение полученного результата тестирования от ожидаемого. Определенные дефекты, разумеется, никак себя не проявляют при тестировании, но мы здесь ограничимся рассмотрением лишь таких результатов тестирования, которые фиксируют наличие некоторой неисправности. Например, если контакт ИС не припаян к проводнику на плате, или в самом проводнике имеется обрыв, то такой дефект монтажа может проявляться в виде константной неисправности «лог.1» или «лог.0» в том или ином месте схемы. Другим примером дефекта монтажа является к.з. между двумя или более цепями схемы, являющееся результатом неверной пайки или других причин. Такой дефект монтажа может проявляться в виде последовательности сигналов, которая отличается от ожидаемой в данной цепи и совпадает с последовательностью сигналов, обнаруживаемой в других цепях.

Обнаружение неисправностей при тестировании в виде отклонения ожидаемых сигналов от фиксируемых указывает на наличие физических дефектов в ПП. Полнотой покрытия неисправностей, достигаемой при тестировании данной схемы, мы будем называть процентное выражение отношения числа неисправностей, обнаружимых тестом в этой схеме, к общему числу возможных неисправностей схемы. Строго говоря, из знаменателя этого отношения следует вычесть неисправности, обнаружением которых заниматься просто нецелесообразно ввиду неприемлемых материальных или временных затрат, но мы этой составляющей пренебрежем.

Особенности построения JTAG-тестов обуславливают значительную зависимость между структурой схемных фрагментов ПП и ожидаемой полнотой покрытия неисправностей для ПП. При этом схемные не-JTAG элементы (не обязательно ИС) играют в оценке полноты JTAG-теста не меньшую роль, чем собственно ИС JTAG. Основные типы схемных фрагментов, определяющие четыре разных (хотя и частично пересекающихся) уровня покрытия неисправностей при выполнении JTAG-теста, приведены на рисунке 1.

В качестве прозрачных элементов (Пр) при JTAG-тестировании принято рассматривать неинвертирующие буферы, небольшие последовательные резисторы и мультиплексоры. Ромбы на рисунке 1 обозначают подключение цепей схемы к контактам разъемов, а стрелки указывают на входные и выходные контакты схемных компонент, причем голубые стрелки обозначают входы и выходы ИС JTAG, описанные в файлах BSDL соответствующих ИС [ПЭ.2007.7]. Прозрачность схемных компонент описывается при помощи т.н. моделей прозрачности, определяющих передачу тестового сигнала со входа компоненты на ее выход, а также условия такой передачи, если они есть. Например, прозрачность любого резистора можно описать как R.1 <-> R.2, безо всяких дополнительных условий. Описание прозрачности двунаправленного буфера (приемо-передатчика) серии 245 зависит от сигналов на входах /OE и DIR. Если, к примеру, /OE=0 и DIR=1, то прозрачность разряда 1 описывается как 2->18, а если /OE=0 и DIR=0, то как 18->2.

Схемный фрагмент, приведенный на рисунке 1а, называется чистой JTAG-цепью, или цепью с полным JTAG-покрытием, прозрачные элементы могут при этом и отсутствовать. Направление передачи тестовых сигналов (голубые стрелки) на рисунке указано слева направо, хотя такая связь может, разумеется, быть и справа налево и двунаправленной, а количество подключенных к цепи ИС JTAG может быть любым. Голубые стрелки отражают тот факт, что цепь подключена к одной или нескольким ячейкам JTAG-передатчика или\и к одной или нескольким ячейкам JTAG-приемника [ПЭ.2007.6] через соответствующие контакты ИС JTAG, при этом сочетания типа «Х ячеек JTAG-передатчика и Y ячеек JTAG-приемника», подключенных к одной цепи, могут быть произвольными.

Для чистых JTAG-цепей достигается максимальный уровень покрытия неисправностей: 100% обнаружения обрывов для всех контактов ИС, подключенных к такой цепи, а также 100% обнаружения коротких замыканий (к.з.) с точностью до контакта ИС JTAG как между чистыми JTAG-цепями, так и между ними и цепями, показанными на рисунках 1б — 1г. В отчетах по тестопригодности схем и ожидаемому уровню тестового покрытия чистые JTAG-цепи фигурируют в разделе «Полное покрытие JTAG-тестом».

Прогноз фирмы Asset

Рисунок 1.

Схемный фрагмент, показанный на рисунке 1б (прозрачные элементы могут, конечно, отсутствовать), называется цепью с частичным JTAG-покрытием, т.к. не позволяет обнаружить обрывы контактов не-JTAG компонент, подключенных к JTAG-цепям, если это не ИС ЗУ. Однако все к.з. между выводами ИС JTAG, относящимися к цепям этого типа и любого другого из показанных на рисунке 1, обнаружимы с полнотой 100%. При соответствующем построении кластерного теста [ПЭ.2008.7] для цепей этого типа можно получить весьма высокий уровень покрытия к.з. между контактами разъемов, а также покрытие к.з. между контактами не-JTAG ИС.

В схемной конфигурации, приведенной на рисунке 1в, обнаруживаются к.з. между контактами ИС JTAG этого же фрагмента и фрагментов рисунков 1а и 1б, если контакты ИС JTAG входные. Кроме того, в ряде случаев можно построить кластерный тест для обнаружения обрывов входных контактов ИС JTAG, если, например, тест заключается в чтении заведомо известного сигнала из не-JTAG ИС. Если не-JTAG ИС это, к примеру, ИС I2C, то можно получить 100% косвенное покрытие обрывов в цепях SCL и SDA в рамках кластерного теста этих цепей.

Шины адреса и данных разноообразных ЗУ (ПЗУ, SRAM, SDRAM, флэш и т.д.), управляемые ИС JTAG, обычно относятся к схемным фрагментам рисунков 1б и 1в. Тестирование микросхем ЗУ при помощи окружающих их ИС JTAG [ПЭ.2007.8] заключается в выборочной записи в ячейки памяти ЗУ (не во все!) и чтении из них (например, в тестах типа «бегущая 1 или бегущий 0» по шинам адреса и\или данных) с привязкой к синхросигналам ЗУ, генерируемым в той же JTAG-цепочке. Такие тесты позволяют получить 100% покрытие неисправностей монтажа контактов ЗУ типа обрыв и к.з., т.е. всех структурных дефектов монтажа ИС. Этот тест не следует путать с функциональным тестированием ЗУ, каковым он вовсе не является. Косвенный тест цепей управления ЗУ (типа «работает — не работает») позволяет обозначить наличие возможной неисправности в этих цепях, правда без указания на ее характер.

Широко применимы JTAG-тесты цепей, описываемых фрагментом, показанным на рисунке 1г (прозрачные элементы могут отсутствовать), который можно рассматривать и как вариант фрагмента рисунка 1в. Если ко входным (и это существенно) JTAG-контактам присоединены подтягивающие или подключенные «на массу» резисторы, то могут быть обнаружены любые неисправности, логика проявления которых обратна ожидаемой функции резисторов. Такие тесты любой системой генерации JTAG-тестов [ПЭ.2009.6] строятся автоматически. Например, JTAG-тест всегда обнаруживает к.з. на землю в цепи подтягивающего резистора, или же обрыв в этой цепи. Аналогично, в цепи резистора, подключенного «на массу», JTAG-тест всегда обнаруживает обрыв или константную неисправность «лог.1», вызванную тем или иным к.з. К этой же схемной конфигурации относятся цепи, напрямую подключенные к питанию или земле ПП, а также цепи с постоянным напряжением, которое можно трактовать как определенный логический уровень.

Следует отметить, что JTAG-тест коротких замыканий может быть полным (100%) при тестировании правильности монтажа неиспользуемых (т.е. не подключенных ни к одной из цепей схемы) контактов ввода-вывода (КВВ) ИС JTAG в любой из конфигураций, приведенных на рисунке 1. Полнота аналогичного теста к.з. между неиспользуемыми контактами ввода или контактами вывода ИС JTAG существенно ниже, поскольку не всякая система генерации тестов вообще строит тесты к.з. для контактов, не являющихся КВВ.

Отдельной группой цепей в схемах, содержащих ИС JTAG, являются собственно JTAG-шины. Любая программа JTAG-тестирования начинается с этапа «Тест инфраструктуры», или теста целостности JTAG-цепочки. Если этот этап не проходит — существует неисправность в самой JTAG-цепочке, так что выполнение последующих этапов программы бессмысленно, и вначале следует найти и устранить неисправность цепочки. Обычно этот тест состоит из асинхронного (сигнал /TRST) и синхронного сброса всех контроллеров ТАР цепочки, теста захвата РК [ПЭ.2007.6], теста команд BYPASS, IDCODE и USERCODE, и теста длины РГС каждой ИС JTAG-цепочки. Тест JTAG-цепочки покрывает обрывы в цепях JTAG-шины (TDI, TDO, TMS, TCK), а также любые дефекты монтажа контактов этих шин, проявляющиеся как константные неисправности типа «лог.0».

В отчетах по тестопригодности схем и ожидаемому уровню тестового покрытия цепи, относящиеся к схемным фрагментам рисунков 1б, 1в и 1г, а также цепи JTAG-шин, фигурируют в разделе «Частичное покрытие JTAG-тестом», а степень детализации тестового покрытия по отдельным цепям и их группам зависит от особенностей программной системы, используемой для получения такого отчета [ПЭ.2008.2, ПЭ.2008.3]. Предварительная оценка уровня JTAG-тестового покрытия является не только параметром оценки ожидаемого качества JTAG-теста, но и позволяет сделать выводы о тестопригодности схемы на ранних этапах ее разработки, еще до того, как начата разводка ПП. Типичная структура итоговой таблицы отчета по тестопригодности схемы (DFT) выглядит следующим образом:

  Всего %%
   Цепи, содержащие JTAG-контакты 496 46,9%
   Цепи, не содержащие JTAG-контактов 562 53,1%
   Итого число цепей в схеме 1058 100%
  
   Полное покрытие JTAG-тестом 394 37,2%
   Частичное покрытие JTAG-тестом 248 23,4%
   Итого JTAG-тестируемых цепей 642 60,7%
   Итого нетестируемых цепей 416 39,3%

Детальное изучение (вплоть до имен цепей и контактов) предварительных отчетов по тестопригодности cхем позволяет вовремя, т.е. задолго до начала разводки схемы, предпринять необходимые меры для увеличения или оптимизации ожидаемого тестового покрытия ПП. Такие отчеты обычно содержат и рекомендации по оптимальному размещению контактных площадок для внутрисхемного тестирования (ICT) в тех цепях, ожидаемый уровень JTAG-тестового покрытия в которых недостаточен или вовсе отсутствует.


Авторизоваться:

Логин (e-mail):
Пароль:
Регистрация / Забыли пароль?

КОЛОНКИ в ЖУРНАЛАХ
    · Тестирование и тестопригодное проектирование («КиТ» № 2, 2009)
    · Встроенные инструменты тестирования («КиТ» № 3, 2009)
    · Неисправность монтажа BGA — что делать? (Апрельские тезисы) («КиТ» № 4, 2009)
    · Стратегия тестирования: нужен ли нам JTAG? (Как убедить начальника) («КиТ» № 5, 2009)
    · JTAG на системном уровне и тестирование кросс-плат («КиТ» № 6, 2009)
    · Функциональное тестирование и эмуляция средствами граничного сканирования (JTAG) («КиТ» № 7, 2009)
    · Аспекты тестопригодности в файлах BSDL («КиТ» № 9, 2009)
    · Покрытие неисправностей и полнота JTAG-тестирования («КиТ» № 9, 2009)
    · JTAG-тестирование кластеров («КиТ» № 1, 2010)
    · Тестирование компонент памяти в технологии JTAG (1) («КиТ» № 2, 2010)
    · Тестирование компонент памяти в технологии JTAG (2) («КиТ» № 3, 2010)
    · Новый JTAG-стандарт IEEE 1149.7 («КиТ» № 4, 2010)
    · Прожиг флэш-памяти в протоколе JTAG («КиТ» № 5, 2010)
    · Новейший стандарт JTAG-тестирования: IEEE P1149.8.1 («КиТ» № 6, 2010)
    · Стандарт тестопригодного проектирования IEEE P1687 («КиТ» № 7, 2010)
    · Материалы международной конференции по тестированию электроники ITC-2009 (1) («КиТ» № 8, 2010)
    · Материалы международной конференции по тестированию электроники ITC-2009 (2) («КиТ» № 9, 2010)
    · Материалы международной конференции по тестированию электроники ITC-2009 (3) («КиТ» № 10, 2010)
    · Применение осциллографов для визуализации протокола JTAG («КиТ» № 11, 2010)
    · Дистанционное JTAG-тестирование («КиТ» № 12, 2010)
    · Кому понадобится новый стандарт IEEE 1687? («КиТ» № 01, 2011)
    · Взаимосвязь стандартов тестирования IEEE P1687 и IEEE 1149.7 («КиТ» № 02, 2011)
    · Техническая диагностика цифровых устройств («КиТ» № 03, 2011)
    · FPGA и ПЛИС в JTAG-тестировании («КиТ» № 04, 2011)
    · Система JTAG-тестирования onTAP («КиТ» № 05, 2011)
    · Внутрисхемное программирование и JTAG-цепочки («КиТ» № 06, 2011)
    · Снова о внутрисхемном тестировании ICT («КиТ» № 07, 2011)
    · Снова о внутрисхемном тестировании (продолжение) («КиТ» № 08, 2011)
    · Еще раз о внутрисхемном тестировании (окончание) («КиТ» № 09, 2011)
    · Тестирование ICT: векторное или безвекторное? («КиТ» № 11, 2011)
    · Введение в технологию IEEE Std. 1581 тестирования ЗУ (1) («КиТ» № 07, 2012)
    · Введение в технологию IEEE Std. 1581 тестирования ЗУ (2) («КиТ» № 08, 2012)




 

Карта сайта | О нас | Услуги | Софт & хард | JTAG-Библиотека | Партнеры и заказчики | Поддержка | onTAP | Контакты | Монография
Написать вебмастеру
© JTAG.ТЕСТ, 2009.
Все права защищены.