JTAG.ТЕСТ - технологии граничного сканирования, методики тестопригодного проектирования, JTAG, ICT, DFT
В JTAG мы знаем все!
«... Мы говорим JTAG, подразумеваем — ТЕСТ,
мы говорим ТЕСТ, подразумеваем — JTAG!»

Колонка Ами Городецкого
«JTAG-тестирование»
в журнале «Компоненты и технологии» № 9.2011 г.

Сайт журнала «Компоненты и технологии»

Еще раз о внутрисхемном тестировании ICT
(окончание)

В нескольких предыдущих номерах журнала в нашей колонке обсуждались различные аспекты применения внутрисхемного тестирования, или ICT, заслуженно обладающего неувядающей популярностью уже весьма длительное время. В настоящее время в промышленности России, связанной с монтажом печатных плат, отмечен значительный всплеск интереса к такому тестированию. В данной колонке мы на время завершим обсуждение внутрисхемного тестирования с тем, чтобы вскоре вернуться к нему снова.

Примерно в середине восьмидесятых годов прошлого века, когда в моду быстро и нахраписто вошла технология поверхностного монтажа (SMT), довольно распространенным стало мнение о том, что внутрисхемное тестирование (ICT) себя изжило и его дни сочтены. Примерно в эти же годы в качестве спасительного средства была разработана технология граничного сканирования (JTAG) — именно для того, чтобы занять якобы освобождающуюся нишу в технологиях структурного тестирования. Кто бы мог тогда представить себе, что слухи о кончине внутрисхемного тестирования очень сильно преувеличены? Даже сегодня, спустя много лет, интерес к ICT отнюдь не уменьшается, эта технология обрастает новыми возможностями и широко применяется наряду с технологиями граничного сканирования, о чем мы говорили в предыдущих колонках журнала [1].

Cледует, однако, признать, что современные тенденции микроминиатюризации плат заметно ограничивают возможности физического доступа иголок тестеров ICT. Появление в последние годы бесконтактных корпусов NLP (no-leads packages), пассивных компонентов 0201, микропереходов между слоями ПП, а также «слепых» и «скрытых» переходов, кажется, знаменует собой новый этап проблем с применимостью ICT-тестирования. Ожидаемое в скором времени широкое применение пассивных компонентов 01005 еще в большей степени обостряет проблему размещения контактных площадок для иголок ICT. Если добавить к этому всё возрастающую применимость дифференциальных и высокоскоростных цепей, то все вместе снова, как и в восьмидесятых, может создать впечатление, что у ICT-тестирования ответов на эти вызовы нет. Впечатление, нужно отметить, вполне обманчивое...

Решения для современных вызовов миниатюризации, как ни странно, были предложены много лет назад, так что и в этом случае новое — просто подзабытое старое. Технология микродоступа к бусинкам припоя (solder bump micro-access), упомянутая в [2], была предложена в те же 80-е годы Рексом Вэйгудом (Waygood — очень «говорящая» фамилия !). В случаях, когда область возможного размещения контактных площадок ICT ограничена размерами 0,5 — 0,75 мм в диаметре и предполагается пайка оплавлением (reflow soldering), на предполагаемой контактной площадке формируется бусинка припоя, высота которой после оплавления — не менее 0,15 мм над уровнем окружающих печатных проводников. В таком случае для зондирования этой бусинки припоя можно применить иголку ICT с рифленой головкой диаметром более 30 mil, как показано на рисунке 1. Такая бусинка (после нанесения пасты и оплавления) будет возвышаться над маскированной поверхностью ПП через отверстие в маске, обеспечивая необходимый тестовый доступ [3].

Рисунок 1

Рисунок 1.

Бусинки припоя размещаются непосредственно на печатных проводниках в случаях, когда нет возможности (или нежелательно) выполнять любые отводы от печатных проводников, которые могут играть роль антенн в дифференциальных и высокоскоростных цепях. В идеальном случае размеры таких бусинок могут быть равны ширине печатного проводника (скажем, 5 mil) с длиной около 15-20 mil (рисунок 2). Планирование размещения таких бусинок может привести к намеренной разводке высокоскоростных цепей по поверхности ПП, а не во внутренних слоях.

Рисунок 2

Рисунок 2.

Поскольку размеры бусинок припоя значительно меньше размеров обычных контактных площадок ICT, они оказываются почти идеальным решением для тестирования цепей передачи данных, не нарушая при этом целостности сигналов шин данных. Применение контактных иголок для бусинок припоя также минимизирует число дорогостоящих контактных иголок с диаметрами 39 mil и 50 mil, понижая тем самым стоимость игольчатых адаптеров [4].

Таким образом, к преимуществам размещения бусинок припоя можно отнести следущие факторы:

  • обеспечение физического доступа для иголок ICT в ПП с высокой плотностью размещения печатных проводников и высокой плотностью монтажа компонентов, невозможного при иных попытках контактного доступа;
  • размещение бусинок припоя непосредственно на печатных проводниках при сохранении целостности и точности передачи высокочастотных сигналов;
  • устранение необходимости в дорогостоящей и времяемкой переразводке печатных проводников, сокращение времени на взаимные препирательства между разработчиками и тест-инженерами и, таким образом, сокращение времени выхода изделия на рынок;
  • упрощение разработки игольчатых адаптеров и сокращение расходов на них;
  • возможность размещения бусинок припоя с использованием существующих масок и шаблонов паяльных паст без дополнительных расходов.

В колонке [1] обсуждалась возможность применения JTAG-тестирования непосредственно на ICT-тестерах, однако мне не хватило журнальной полосы для того, чтобы более системно отметить ограничения, имманентно присущие такому совмещению технологий. К таким ограничениям можно отнести следущие факторы:

  • прогон JTAG-тестов на ICT-тестерах можно выполнять при значительно более низких частотах ТСК, нежели в рамках специализированных JTAG-систем [5];
  • тестирование целостности JTAG-цепочек на ICT-тестере, как правило, не выполняется в полном возможном объеме;
  • тесты для обнаружения коротких замыканий между JTAG-управляемыми цепями, на которые невозможно установить иголки ICT, и JTAG-неуправляемыми цепями, к которым иголки ICT подключаются, обычно пишутся вручную, поскольку автоматизация построения таких тестов отсутствует, если вообще возможна; при построении таких тестов следует вручную же заботиться об устранении эффектов «дрожания земли» (ground bounce) для тестов с большим числом участвующих в них контактов, а отладка подобных тестов исключительно сложна;
  • тестирование ИС ЗУ (DDR2, DDR3 и других), программирование ИС флэш-памяти, тестирование цепей LVDS, поддерживающих стандарт IEEE 1149.6 [6], значительно проще выполнять в рамках специализированных JTAG-систем, нежели на ICT-тестерах.

Завершим нынешнюю колонку темой, связанной с недостатками и ограничениями ICT-тестирования (а как же без них ...), в которых следует отдавать себе отчет. Если два однотипных компонента (резисторы, конденсаторы и т.д.) соединены в схеме параллельно, то на ICT-тестере они тестируются как один. Если же параллельно в схеме соединены разные компоненты, то иногда их подключение приходится тестировать различными методами. Полярность включения электролитических компонентов может быть тестирована только в специфических конфигурациях, если они, к примеру, не подключены к шинам питания с большой общей емкостью, и с применением специальных технологий (TestJet, CapScan).

Прижатие тестируемой ПП к ICT-тестеру, вакуумное или механическое, создает весьма существенные механические напряжения в ПП. При бессвинцовой пайке эффект искривления тестируемой ПП на ICT-тестере может быть еще заметнее, и искривление само по себе может приводить к появлению неисправностей, которые никак не проявляются без такого прижатия. Если неисправности, являющиеся следствием механического искривления ПП, проявятся уже после проведения ICT-тестирования, они могут и не обнаружиться при последующем функциональном тестировании, поскольку будут носить скрытый характер, и неизбежно выплывут позднее на объекте эксплуатации, как всегда — в самый неподходящий момент.

Надежный контакт иголок ICT-тестера с контактными площадками вовсе необязательно достигается при первом же прижатии ПП. Это тем более может происходить при тестировании ПП с высокой плотностью монтажа или при недостаточно хорошо очищенных от маски контактных площадках, что вынуждает тест-оператора повторить прижим несколько раз. Это, конечно, не только увеличивает время тестирования, но и вносит некоторую неопределенность в его результаты.

Тестируемая на ICT-тестере (а также на JTAG-тестере) ПП должна быть заведомо пассивной. Это означает, в частности, что все осцилляторы и кварцы ПП должны быть заглушены, поскольку любые посторонние шумы в тестируемой ПП могут превратить сотни иголок ICT в микроантенны и внести заметные искажения в результаты тестирования, и нестабильность теста — еще не самое существенное следствие таких помех.

Следует отдавать себе отчет в том, что множество неисправностей в современных ПП проявляются только в функциональном режиме (at-speed). Возможные неисправности внутрисхемных цепей, связанных с высокочастотными линиями передачи данных, таких как PCIe Gen3, DDR3, SATA III и других, невозможно тестировать ни на ICT-тестере, ни на JTAG-тестере, поскольку обе эти технологии низкочастотны по определению. Даже функциональное тестирование в таких случаях может не быть панацеей от возможных неисправностей. Дифференциальные цепи, к примеру, устойчивы к наличию в них определенных неисправностей типа обрыва или короткого замыкания, дефекты в синхроцепях или цепях управления отдельных высокоскоростных шин приводят не к их дисфункции, но лишь к некоторой деградации характеристик.

Наличие в тестируемой ПП теплоотводов также обуславливает определенные проблемы при ICT-тестировании. Если структура игольчатого адаптера не предусматривает наличия теплоотводов, а соответствующее фрезерование несущей пластины адаптера возможно не всегда, ICT-тест проводится до установки теплоотводов. Зачастую микропроцессоры, всегда снабжаемые теплоотводами, также монтируются на ПП не до ICT-тестирования, а после. Последующий монтаж теплоотводов (и процессоров) на уже проверенную ПП может привести к появлению неисправностей, которых до этого не было, поэтому в результирующий отчет такие неисправности (а их может быть немало) не войдут.

В заключение я хочу еще раз подчеркнуть, что ICT-тестирование было и остается одним из наиболее эффективных средств структурного тестирования. В сущности, нет ничего лучше для тестирования правильности монтажа ПП еще до подачи на них питания, проведения разнообразных аналоговых измерений, проверки номиналов компонентов, контроля внутрисхемных напряжений, тестирования регуляторов напряжений и других схемных фрагментов [7].

Литература

  1. Снова о внутрисхемном тестировании ICT.
  2. Снова о внутрисхемном тестировании (продолжение).
  3. Micro Access Technologies.
  4. Bead Probe Technology.
  5. Система разработки JTAG-тестов onTAP.
  6. Стандарт граничного сканирования IEEE 1149.6 для дифференциальных цепей.
  7. Разработка программ внутрисхемного тестирования ICT и игольчатых адаптеров, поставка тестеров ICT Z18xx «под ключ».

Авторизоваться:

Логин (e-mail):
Пароль:
Регистрация / Забыли пароль?

КОЛОНКИ в ЖУРНАЛАХ
    · Тестирование и тестопригодное проектирование («КиТ» № 2, 2009)
    · Встроенные инструменты тестирования («КиТ» № 3, 2009)
    · Неисправность монтажа BGA — что делать? (Апрельские тезисы) («КиТ» № 4, 2009)
    · Стратегия тестирования: нужен ли нам JTAG? (Как убедить начальника) («КиТ» № 5, 2009)
    · JTAG на системном уровне и тестирование кросс-плат («КиТ» № 6, 2009)
    · Функциональное тестирование и эмуляция средствами граничного сканирования (JTAG) («КиТ» № 7, 2009)
    · Аспекты тестопригодности в файлах BSDL («КиТ» № 9, 2009)
    · Покрытие неисправностей и полнота JTAG-тестирования («КиТ» № 9, 2009)
    · JTAG-тестирование кластеров («КиТ» № 1, 2010)
    · Тестирование компонент памяти в технологии JTAG (1) («КиТ» № 2, 2010)
    · Тестирование компонент памяти в технологии JTAG (2) («КиТ» № 3, 2010)
    · Новый JTAG-стандарт IEEE 1149.7 («КиТ» № 4, 2010)
    · Прожиг флэш-памяти в протоколе JTAG («КиТ» № 5, 2010)
    · Новейший стандарт JTAG-тестирования: IEEE P1149.8.1 («КиТ» № 6, 2010)
    · Стандарт тестопригодного проектирования IEEE P1687 («КиТ» № 7, 2010)
    · Материалы международной конференции по тестированию электроники ITC-2009 (1) («КиТ» № 8, 2010)
    · Материалы международной конференции по тестированию электроники ITC-2009 (2) («КиТ» № 9, 2010)
    · Материалы международной конференции по тестированию электроники ITC-2009 (3) («КиТ» № 10, 2010)
    · Применение осциллографов для визуализации протокола JTAG («КиТ» № 11, 2010)
    · Дистанционное JTAG-тестирование («КиТ» № 12, 2010)
    · Кому понадобится новый стандарт IEEE 1687? («КиТ» № 01, 2011)
    · Взаимосвязь стандартов тестирования IEEE P1687 и IEEE 1149.7 («КиТ» № 02, 2011)
    · Техническая диагностика цифровых устройств («КиТ» № 03, 2011)
    · FPGA и ПЛИС в JTAG-тестировании («КиТ» № 04, 2011)
    · Система JTAG-тестирования onTAP («КиТ» № 05, 2011)
    · Внутрисхемное программирование и JTAG-цепочки («КиТ» № 06, 2011)
    · Снова о внутрисхемном тестировании ICT («КиТ» № 07, 2011)
    · Снова о внутрисхемном тестировании (продолжение) («КиТ» № 08, 2011)
    · Еще раз о внутрисхемном тестировании (окончание) («КиТ» № 09, 2011)
    · Тестирование ICT: векторное или безвекторное? («КиТ» № 11, 2011)
    · Введение в технологию IEEE Std. 1581 тестирования ЗУ (1) («КиТ» № 07, 2012)
    · Введение в технологию IEEE Std. 1581 тестирования ЗУ (2) («КиТ» № 08, 2012)




 

Карта сайта | О нас | Услуги | Софт & хард | JTAG-Библиотека | Партнеры и заказчики | Поддержка | onTAP | Контакты | Монография
Написать вебмастеру
© JTAG.ТЕСТ, 2009.
Все права защищены.