JTAG.ТЕСТ - технологии граничного сканирования, методики тестопригодного проектирования, JTAG, ICT, DFT
В JTAG мы знаем все!
«... Мы говорим JTAG, подразумеваем — ТЕСТ,
мы говорим ТЕСТ, подразумеваем — JTAG!»

Колонка Ами Городецкого
«JTAG-тестирование»
в журнале «Компоненты и технологии» № 8.2012 г.

Сайт журнала «Компоненты и технологии»

Введение в технологию IEEE Std. 1581 тестирования ЗУ (2)

В моей предыдущей колонке [1] мы начали обзор технологии IEEE 1581, в значительной степени опираясь на статью [2]. Связано это с очень небольшим доступным числом источников по данной теме, в то время как авторы статьи являются основными разработчиками стандарта.

В данной колонке мы продолжим рассмотрение комбинационной логики, входящей в состав структур 1581 и содержащей простые вентили ИЛИ/исключающее ИЛИ и инверторы, подключаемые ко входам ячеек памяти и обеспечивающие обход этих ячеек в режиме тестирования непосредственно на их выходные контакты (рис. 3 [1]). Впервые принцип, заложенный в основу стандарта IEEE 1581, был сформулирован компаниями Philips and Fujitsu под названием SCITT [3,4]. Принцип подхода к тестированию предполагает применение вентилей ИЛИ/исключающее ИЛИ, подключаемых ко всем тестовым входам и всем тестовым выходам, где (рисунок 1):

  • любой выход управляется вентилем ИЛИ/исключающее ИЛИ, имеющим нечетное число тестовых входов (минимум три);
  • каждый вход подключен по меньшей мере к двум вентилям ИЛИ/исключающее ИЛИ;
  • один и тот же набор входов не объединяется ни на каком выходе.
Рис. 1. Пример логики тестирования на нескольких вентилях XOR

Рис. 1. Пример логики тестирования
на нескольких вентилях XOR

Рис. 2. Один вентиль XOR

Рис. 3. Один вентиль XOR

Другой необычный, но простой вариант логики тестирования базируется всего на одном вентиле XOR и некотором числе инверторов, в зависимости от количества тестовых входов и тестовых выходов (рисунок 2). Единственное требование к такой структуре заключается в том, что любой тестовый выход определяется различной логической функцией и различными наборами тестовых входов.

Рис. 3. Двухвходовые вентили XOR

Рис. 3. Двухвходовые вентили XOR

Третий вариант дизайна логики тестирования в стандарте IEEE 1581 можно назвать XOR-2, он основан на применении только двухвходовых вентилей ИЛИ/исключающее ИЛИ, каждый из которых предполагает управление отдельной парой тестовых входов (рисунок 3).

Стандарт IEEE 1581 также определяет набор общих правил реализации логики тестирования. Эти правила включают в себя требования по определению каждого из логических выходов строго в терминах комбинационной логической функции одного или более логических входов. Никакого применения последовательностных структур в этой тестовой логике нет. Более того, предполагается, что дизайн на основе комбинационной логики обеспечит 100% тестовое покрытие при обнаружении константных неисправностей посредством наборов простых тест-векторов, таких как, к примеру, бегущая единица, бегущий ноль, «бредущая » единица, «бредущий » ноль. В этом тесте на каждом тестовом выходе ожидается появление по меньшей мере одной логической единицы и по меньшей мере одной логического нуля, и каждый вход участвует в формировании тестовой логической функции по меньшей мере одного выхода.

Логика реализации IEEE 1581 может значительно отличаться в уровне обеспечения диагностики обнаружения неисправностей. Стандарт сам по себе исходит из предположения, что неисправность должна быть как минимум обнаружена, если не диагностирована. Уровень диагностики вплоть до контакта зависит от тестируемой ИС и самого процесса восстановления схемы. Например, если тест обнаруживает короткое замыкание в одной из цепей схемы, содержащей ИС BGA, то наиболее вероятным сценарием ремонта является, конечно, перепайка этого ИС BGA для устранения проблемы.

Точное знание того, какие контакты закорочены, не так уж важно при этом. С другой стороны, если некоторые или все ИС, обуславливающие рассматриваемую неисправность, находятся в корпусах TSOP, то точное знание того, какие контакты приводят к коротким замыканиям, может быть очень полезно, поскольку позволяет обойтись только перепайкой этих контактов без замены ИС.

Другой аспект диагностики неисправностей связан с обнаружением обрывов в схеме. Речь здесь идет в данном случае вот о чем: при обнаружении тестом обрыва между устройством управления (например, 1149.1 — см. рис. 2 [1]) и ИС 1581, откуда тесту известно, какой из двух контактов в самом деле разомкнут? Эта проблема не уникальна, разумеется, для 1581, диагностика тестов, основанных только на 1149.1, подвержена той же неопределенности. Такая двусмысленность может быть разрешена введением некоего третьего контакта в цепь схемы, который может быть использован для проверки правильности управления схемой тестирования, т.е. определения, какой из контактов (устройства управления или ИС 1581) разомкнут. В случае тестирования нескольких ЗУ 1581 в шинной конфигурации и под управлением одного и того же устройства можно точно определить, какие из контактов, участвующих в тесте, разомкнуты.

Одним из важных аспектов архитектуры стандарта 1581 является то, что никакая ошибка подключения к контактам ИС не препятствует тестированию остальных контактов. Для получения хорошей или приемлемой диагностики неисправностей в подобных случаях важно поддерживать правильные входные логические уровни на неподключенных контактах, например посредством внутренней терминации сигналов.

Вдобавок к обязательным тестовым характеристикам, стандарт 1581 предполагает использование ряда дополнительных возможностей, таких как доступ к коду идентификации, встроенное самотестирование (BIST), режимы самовосстановления, тестовый режим вторичного управления и т.д.

Рис. 4. Построение теста межсвязей на ИС 1581

Рис. 4. Построение теста межсвязей на ИС 1581

Рассмотрим ряд возможностей построения теста межсвязей для ПП, содержащей как ИС с поддержкой 1149.1 (обычный JTAG), так и ИС с поддержкой 1581 и без таковой поддержки. На рис. 4 приведены несколько вариантов структуры подобного теста. В данном случае совершенно неважно, являются ли не-JTAG ИС U2, U4, U6 устройствами памяти или нет. То что в самом деле существенно, заключается в том, что у всех этих ИС общие шины адреса и данных, а также, возможно, общими являются некоторые сигналы управления. Структура теста межсвязей между U1 и U6 при этом стандартна и основана на генерации обычного JTAG-теста, а ИС U6 может представлять при этом ИС памяти или же нет.

Что касается построения теста межсвязей между JTAG ИС U1 и ИС U2, U4, содержащих структуры 1581, то ситуация здесь несколько иная. Поскольку все эти ИС имеют общую шину данных, тест должен гарантировать подключение к шине только одной ИС в каждый момент времени. В принципе, этого легко достичь соответствующей выборкой предназначенного для этого сигнала, подаваемого в схему управления ИС 1581. Например, применение в схеме сигнала «Контакт запуска тестирования » (рис. 4), позволяет подключить или отключить ИС 1581 U2, оставляя неуправляемой в данном тесте только шину данных ИС U4. Такие контакты могут применяться в рамках методов нефункциональной стимуляции (NFS), частотного режима CKF), заданных кодов команд (DCC) и аналогового включения (ANL), вкратце рассмотренных в [1]. В дополнение к этому, перевод в режим тестирования ИС U4 с внешним управлением ее шиной данных выполняется при помощи встроенной схемы ТТМ (Transparent Test Mode, рис. 4), не использующей дополнительных контактов запуска тестирования, как в рамках методов условной (CPI) и безусловной инициализации при включении питания (DPI) и синхронного управления чтением/записью (SIO).

Стандарт IEEE 1581 еще до официального выхода в июне прошлого года более десятилетия развивался и был известен в форме SCITT как гибкий набор тестовых инструментов. Он с успехом применялся разработчиками ИС, которые в противном случае не находили альтернатив тестированию своих ИС. Сделанные на начальном этапе разработок попытки тестирования ЗУ введением в них структур JTAG (фирмой Micron, к примеру) были, разумеется, успешными, однако приводили к значительному и неоправданному удорожанию ЗУ и были прекращены.

Продолжаются, тем не менее, активные разработки использования 1581 не только в отдельных ИС ЗУ, но и встраиванием структур 1581 в современные СБИС. В ряде случаев число различных процессоров и блоков памяти, разработанных разными фирмами, для современных сложных и трехмерных упаковок 3-МИС, может достигать 30 или 40. Один такой чип, или несколько чипов в одном корпусе, вместе с отдельным JTAG-управляющим чипом, могут быть собраны вместе в одной упаковке, существенно повышая тестопригодность каждого из чипов ЗУ.

Для сегодняшних аппликаций 1581 нет никакой нужды в специальном языке описания стандарта IEEE 1581. Тестовые характеристики ЗУ 1581 просто документируются и тест-инженеры могут далее свободно пользоваться этой документацией для создания тестовых приложений. В дальнейшем при разработках следующих версий стандарта рабочей группе стандарта 1581 нужно будет решить, принятие и стандартизация какого варианта языка предпочтительнее — простого и нового языка описания, или старого доброго и хорошо изученного, однако потенциально более сложного языка типа Verilog or VHDL.

Стандарт IEEE 1581 разработан для поддержки ресурсов тестирования сложных ИС ЗУ, не обеспечивающих других приемлемых подходов к структурному тестированию и, таким образом, вынуждающих тест-инженеров обратиться к значительно более дорогим функциональным методам. Эта технология позволяет строить очень простые тесты проверки связности практически всех контактов и шин ЗУ (адресных, данных, управления), смонтированных на ПП, обеспечивая доступ к целому ряду дополнительных контактов управления. При этом важно подчеркнуть, что структуры собственно памяти не затрагиваются при тестировании вовсе, а вместо них для связывания входов и выходов применяются специальные встроенные комбинационные схемы (рис. 2 [1]).

В заключение следует отметить, что использование простой аппаратной концепции при реализации структур IEEE Std 1581 даже и без использования дополнительных управляющих контактов в действительности представляет собой привлекательную альтернативу для пользователей, упорно и по различным причинам сопротивлявшимся введению JTAG IEEE Std 1149.1 в свои ИС ЗУ. Вдобавок к этому, тест-инженеров должен удовлетворить факт того, что в рамках выполнения теста межсвязей детальная диагностика неисправностей может быть получена даже и в том случае, когда некоторые контакты ИС ЗУ недостижимы со стороны управляющего устройства. И, наконец, простой тестовый набор векторов, достаточный для теста межсвязей 1581, уменьшает время тестирования и размеры программного тест-файла, особенно по сравнению с аналогичным кластерным JTAG-тестом для сложных ИС ЗУ.

Литература

  1. Введение в технологию IEEE Std. 1581 тестирования ЗУ (1)
  2. Heiko Ehrenberg, Bob Russell — IEEE Std 1581 — A Standardized Test Access Methodology for Memory, 2011 International Test Conference
  3. Biewenga Alex, et al., Static Component Interconnect Test Technology (SCITT): A new technology for assembly testing, Proceedings of the International Test Conference 1999, p.439-448
  4. Ами ГородецкийВведение в технологии JTAG и DFT. Тестирование в технологиях граничного сканирования и тестопригодное проектирование, 2012, Palmarium Academic Publishing, Germany, ISBN 978-3-8473-9324-5

Авторизоваться:

Логин (e-mail):
Пароль:
Регистрация / Забыли пароль?

КОЛОНКИ в ЖУРНАЛАХ
    · Тестирование и тестопригодное проектирование («КиТ» № 2, 2009)
    · Встроенные инструменты тестирования («КиТ» № 3, 2009)
    · Неисправность монтажа BGA — что делать? (Апрельские тезисы) («КиТ» № 4, 2009)
    · Стратегия тестирования: нужен ли нам JTAG? (Как убедить начальника) («КиТ» № 5, 2009)
    · JTAG на системном уровне и тестирование кросс-плат («КиТ» № 6, 2009)
    · Функциональное тестирование и эмуляция средствами граничного сканирования (JTAG) («КиТ» № 7, 2009)
    · Аспекты тестопригодности в файлах BSDL («КиТ» № 9, 2009)
    · Покрытие неисправностей и полнота JTAG-тестирования («КиТ» № 9, 2009)
    · JTAG-тестирование кластеров («КиТ» № 1, 2010)
    · Тестирование компонент памяти в технологии JTAG (1) («КиТ» № 2, 2010)
    · Тестирование компонент памяти в технологии JTAG (2) («КиТ» № 3, 2010)
    · Новый JTAG-стандарт IEEE 1149.7 («КиТ» № 4, 2010)
    · Прожиг флэш-памяти в протоколе JTAG («КиТ» № 5, 2010)
    · Новейший стандарт JTAG-тестирования: IEEE P1149.8.1 («КиТ» № 6, 2010)
    · Стандарт тестопригодного проектирования IEEE P1687 («КиТ» № 7, 2010)
    · Материалы международной конференции по тестированию электроники ITC-2009 (1) («КиТ» № 8, 2010)
    · Материалы международной конференции по тестированию электроники ITC-2009 (2) («КиТ» № 9, 2010)
    · Материалы международной конференции по тестированию электроники ITC-2009 (3) («КиТ» № 10, 2010)
    · Применение осциллографов для визуализации протокола JTAG («КиТ» № 11, 2010)
    · Дистанционное JTAG-тестирование («КиТ» № 12, 2010)
    · Кому понадобится новый стандарт IEEE 1687? («КиТ» № 01, 2011)
    · Взаимосвязь стандартов тестирования IEEE P1687 и IEEE 1149.7 («КиТ» № 02, 2011)
    · Техническая диагностика цифровых устройств («КиТ» № 03, 2011)
    · FPGA и ПЛИС в JTAG-тестировании («КиТ» № 04, 2011)
    · Система JTAG-тестирования onTAP («КиТ» № 05, 2011)
    · Внутрисхемное программирование и JTAG-цепочки («КиТ» № 06, 2011)
    · Снова о внутрисхемном тестировании ICT («КиТ» № 07, 2011)
    · Снова о внутрисхемном тестировании (продолжение) («КиТ» № 08, 2011)
    · Еще раз о внутрисхемном тестировании (окончание) («КиТ» № 09, 2011)
    · Тестирование ICT: векторное или безвекторное? («КиТ» № 11, 2011)
    · Введение в технологию IEEE Std. 1581 тестирования ЗУ (1) («КиТ» № 07, 2012)
    · Введение в технологию IEEE Std. 1581 тестирования ЗУ (2) («КиТ» № 08, 2012)




 

Карта сайта | О нас | Услуги | Софт & хард | JTAG-Библиотека | Партнеры и заказчики | Поддержка | onTAP | Контакты | Монография
Написать вебмастеру
© JTAG.ТЕСТ, 2009.
Все права защищены.