JTAG.ТЕСТ - технологии граничного сканирования, методики тестопригодного проектирования, JTAG, ICT, DFT
В JTAG мы знаем все!
«... Мы говорим JTAG, подразумеваем — ТЕСТ,
мы говорим ТЕСТ, подразумеваем — JTAG!»

Колонка Ами Городецкого
«JTAG-тестирование»
в журнале «Компоненты и технологии» № 8.2011 г.

Сайт журнала «Компоненты и технологии»

Снова о внутрисхемном тестировании
(продолжение)

В предыдущем номере журнала мы начали обсуждать различные аспекты применения внутрисхемного тестирования (ICT), популярность которого остается относительно постоянной на протяжении длительного времени. В нынешней и последующей колонках это обсуждение будет продолжено с тем, чтобы всесторонне обрисовать применение этой методики тестирования.

Проблема обеспечения тестового доступа к отдельным цепям электронных плат и узлов при проведении структурного тестирования продолжает оставаться актуальной, несмотря на значительные успехи технологий граничного сканирования (JTAG). Одна из наиболее авторитетных международных организаций в области производства электроники iNEMI (The International Electronics Manufacturing Initiative) полагает [1], что снижение возможностей доступа при тестировании ПП представляет собой одну из наиболее существенных проблем при тестировании современной электроники. Это, в частности, вынуждает контрактных производителей электроники все в большей степени вмешиваться в собственно процесс проектирования ПП в попытке обеспечить тестопригодность плат на самых ранних этапах их разработки.

Не так давно я наткнулся на довольно старую статью [2], в которой приведен примечательный список «за» и «против» применения методологии внутрисхемного тестирования ICT, который я хотел бы процитировать и прокомментировать здесь. Любопытно, что ряд доводов «против», приводимых авторами статьи, я бы без колебаний отнес к доводам «за». К очевидным преимуществам метода авторы относят сравнительную простоту написания тест-программ. Это верно, научить писать такие программы нетрудно, хотя квалификация программиста приобретается, как обычно, с опытом.

Безусловным преимуществом метода является высокий уровень покрытия дефектов монтажа. Дело в том, что ICT-тестирование включает в себя как аспекты структурного тестирования, отвечающего на вопрос «Нет ли обрывов и коротких замыканий?», так и аспекты функционального тестирования, отвечающего на вопрос «Что работает неверно?». Это действительно важно подчеркнуть, поскольку в программе ICT-тестирования можно организовать фрагменты функционального тестирования, но написание и отладка подобных фрагментов требует значительной квалификации программиста, умеющего писать подпрограммы функциональных моделей ИС и узлов. Более того, возможность проведения аналоговых измерений, отвечающих на вопрос «Какие компоненты смонтированы неверно?», заметно отличают этот метод от прочих. И, наконец, чрезвычайно важным достоинством ICT-тестирования является то, что это электрическое тестирование, состоящее, как правило, из двух этапов, первый из которых выполняется без включения питания тестируемой платы. Понятно, что важность этого этапа заключается в том, что он позволяет легко и безопасно отсортировать ПП с такими дефектами монтажа, которые при подаче питания могут привести к полному или частичному выходу платы из строя.

Относительная простота интерпретации результатов ICT-тестирования, дающая диагностические отчеты, понятные персоналу с невысокой квалификацией (и с невысокой зарплатой, что важно) — это несомненный довод в пользу метода. Прогоном ICT-тестов могут заниматься как техники, так и операторы производственных линий, что с экономической точки зрения весьма целесообразно. Время выполнения ICT-тестов, как правило, невелико, хотя наряду с этим намного больше времени расходуется установку игольчатых адаптеров, а также на установку тестируемых ПП на такие адаптеры и съем с них.

ICT-тестирование давно доказало свою эффективность в средне- и крупносерийном производстве ПП со штыревым монтажом, хотя, разумеется, такой способ монтажа встречается все реже, и в обозримом будущем можно ожидать его применение только для монтажа очень специфичных компонентов. Стоимость поддержки ICT-тестирования сравнительно невелика. Если не считать расходов на поддержание исправности адаптеров (имеется в виду чистка или замена контактных иголок) или их переделки, то обслуживание вакуумных каналов тестера представляет собой чуть ли не единственную заметную статью расходов.

Приводимый авторами статьи [2] довод в пользу применения ICT-тестирования, основанный на наличии большого числа типов таких тестеров и их поставщиков, совсем неоднозначен и его следует пояснить. Во-первых, число поставщиков таких тестеров постоянно сокращается за счет поглощения более слабых более сильными, которые начинают диктовать свою моду, политику и цены всему рынку. Например, современный гигант Терадайн (Teradyne) в свое время поглотил фирму Zehntel, а спустя несколько лет — фирму GenRad. Во-вторых, такие гиганты (другой пример — фирма Agilent) начинают разрабатывать и поставлять на рынок супер-машины по вполне заоблачным ценам. Но наряду с этими новыми тестерами, супер-великолепными по характеристикам и возможностям и настолько же дорогими, всегда остаются доступными старые, не столь великолепные, но вполне пристойные ICT-тестеры по значительно (на порядок и более) низким ценам. Это обуславливает очень заметный ценовый разрыв между тестерами со вторых рук, которые можно приобрести за $50-60 тысяч, и совершенно новыми тестерами от производителя, цены которых начинаются с одного миллиона долларов для базисных конфигураций.

В сущности, эти ценовые параметры могут рассматриваться в качестве первого из доводов «против». Компании, занимающиеся тестированием для своих нужд и не позиционирующие себя в качестве контрактных производителей, зачастую не могут (или не желают, что вполне оправданно) приобретать тестеры ICT, ограничиваясь JTAG-тестированием. Другой современный и экономически оправданный подход, о котором я упоминал в предыдущей колонке, заключается в контрактных отношениях с фирмами (Test House), специализирующимися на тестировании ICT и JTAG [3]. При помощи таких фирм пользователи тестеров ICT могут не только приобрести тестеры со вторых рук, включая техническую и экспертную поддержку и разработку собственно тест-программ, но и обеспечивают себя игольчатыми адаптерами, необходимыми для каждой из тестируемых ПП или тех или иных совокупностей плат.

Плотность монтажа компонентов на ПП, особенно с обеих ее сторон, ограничивает, разумеется, возможности размещения контактных площадок ICT, а иногда делает такое размещение совершенно невозможным и опять же вынуждает обращаться к JTAG-тестированию [4].

Дополнительная и очень новая проблема, связанная с применением самых современных компонентов на ПП, заключается в следующем. Разница в уровнях напряжений между «лог. 1» и «лог. 0» для некоторых современных ИС может составлять, скажем, 250 мВ, а выходные каскады таких ИС намного более чувствительны к перенапряжениям, возникающим при выполнении цифровых тестов ICT. Таким образом, точная фиксация выходных логических уровней «лог. 0» при ICT-тестировании становится проблематичной, а кратковременная токовая перегрузка выходов, так называемая обратная загрузка (backdriving) [5] может привести к повреждениям ИС. Решение, как и в предыдущем примере, находится в области JTAG-тестирования.

Использование ICT-тестирования высокочастотных цепей порождает целый ряд новых проблем и, разумеется, разнообразных решений. Довольно очевидно, что размещение контактных площадок ICT на печатных проводниках, предназначенных для сигналов с частотами выше 4 ГГц, может быть проблематичным и почти всегда приводит к категорическому отказу разработчиков размещать такие площадки даже в ущерб ожидаемому тестовому покрытию ПП. Причина, разумеется, заключается в возможном затухании сигнала и нарушении его целостности на избыточной металлизации переходных отверстий и антенных свойствах ответвлений проводников, ведущих к контактным площадкам ICT.

Одно из известных и применяющихся решений заключается в размещении непосредственно на печатных проводниках мельчайших бусинок припоя, задача которых — обеспечение контакта с проводником при помощи иголок ICT с плоскими головками. Размещение подобных бусинок требует специальной трассировки в программах CAD с соответствующей поддержкой.

Другое решение, применяющееся только для обнаружения обрывов в подобных цепях (что тоже немало) основано на применении безвекторных методов [5], которые в данном случае могут также быть и бесконтактными. На подключенные к ИС JTAG высокочастотные цепи подаются тестовые воздействия в виде низковольтной синусоиды (например, 400 мВ в полной амплитуде). Размещаемая над тестируемой цепью пластина сенсора воспринимает синусоидальный (или почти синусоидальный) тестовый сигнал через емкостную связь между тестируемой цепью и этой пластиной. Типичное значение измеряемой емкости в такой схеме может составлять 50-100 фемтофарад, иногда — в пределах 0,5 пФ. Именно на этой методике базируется один из новых JTAG стандартов IEEE 1149.8.1, который мы предварительно обсуждали в одной из прошлогодних колонок [6].

Наряду с несомненными достоинствами, такой подход, конечно, не свободен от недостатков. Во-первых, к высокочастотным цепям должны быть подключены компоненты JTAG, что совсем необязательно диктуется схемотехническими соображениями. Во-вторых, эта методика вовсе не предназначена для обнаружения коротких замыканий. Более того, наличие двух обрывов в дифференциальной паре цепей может совершенно маскировать обнаружение неисправности. Такое же маскирование неисправности произойдет при наличии короткого замыкания в дифференциальной паре цепей, содержащей гальванические развязки.

Обсуждение различных аспектов ICT-тестирования мы продолжим и в следующей колонке журнала.

В завершение нынешней колонки я хотел бы отметить одну важную новость из мира JTAG-тестирования: бурное развитие технологий JTAG совсем недавно ознаменовалось созданием новой рабочей группы, занятой разработкой новейшего стандарта IEEE P1838. Назначение этого стандарта, получившего рабочее название «Архитектура тестового доступа для трехмерных интегральных схем», заключается в адаптации современных методов тестирования плат для тестирования трехмерных чипов (3D-чипов). Иными словами, стандарт предназначен для обеспечения тестового доступа к отдельным чипам 3D-структур, а также для обеспечения возможности тестирования связей между чипами в таких мультичиповых структурах. Веб-сайт рабочей группы отмечает, что будущий стандарт должен обусловить правила проектирования тестопригодных цепей передачи данных и управления с тем, чтобы можно было осуществлять их тестирование до того, как отдельный чип «штабелируется» в 3D-структуру, а также после завершения включения отдельного «этажа» чипа в подобную структуру. Поскольку включение отдельных «этажей» чипов в трехмерные структуры очень напоминает построение схем плат из отдельных компонентов, именно адаптация методов тестирования плат к тестированию 3D-чипов и представляет собой цель нового стандарта.

Рабочая группа стандарта IEEE P1838 видит свою задачу подобной задаче, стоящей перед разработчиками системы лифтов строящегося огромного и очень упорядоченного здания (идея аналогии принадлежит Элу Краучу (Al Crouch)). Заказчики такого строительства желают, к примеру, получить систему эффективных лифтов с самыми различными возможностями. Часть из них будет представлять собой высокоскоростные лифты на верхние этажи, тогда как другие не будут работать выше нескольких нижних этажей, а один из них, самый быстрый и многофункциональный, будет поднимать только на этаж размещения администрации. Стандарт IEEE P1838 должен обеспечить такого же рода иерархию передачи информации при тестировании мультичиповых структур. Разумеется, что этот новый стандарт, как и прочие стандарты семейства JTAG, будет базироваться на ранее созданных и прекрасно себя зарекомендовавших JTAG-стандартах IEEE 1149.x, а также на стандартах IEEE 1500 и IEEE Р1687 [7].

Литература

  1. Advancing Manufacturing Technology.
  2. In Circuit Test.
  3. Разработка программ внутрисхемного тестирования ICT.
  4. Снова о внутрисхемном тестировании ICT.
  5. Введение во внутрисхемное тестирование.
  6. Новейший стандарт JTAG-тестирования: IEEE P1149.8.1.
  7. Кому понадобится новый стандарт IEEE 1687?.

Авторизоваться:

Логин (e-mail):
Пароль:
Регистрация / Забыли пароль?

КОЛОНКИ в ЖУРНАЛАХ
    · Тестирование и тестопригодное проектирование («КиТ» № 2, 2009)
    · Встроенные инструменты тестирования («КиТ» № 3, 2009)
    · Неисправность монтажа BGA — что делать? (Апрельские тезисы) («КиТ» № 4, 2009)
    · Стратегия тестирования: нужен ли нам JTAG? (Как убедить начальника) («КиТ» № 5, 2009)
    · JTAG на системном уровне и тестирование кросс-плат («КиТ» № 6, 2009)
    · Функциональное тестирование и эмуляция средствами граничного сканирования (JTAG) («КиТ» № 7, 2009)
    · Аспекты тестопригодности в файлах BSDL («КиТ» № 9, 2009)
    · Покрытие неисправностей и полнота JTAG-тестирования («КиТ» № 9, 2009)
    · JTAG-тестирование кластеров («КиТ» № 1, 2010)
    · Тестирование компонент памяти в технологии JTAG (1) («КиТ» № 2, 2010)
    · Тестирование компонент памяти в технологии JTAG (2) («КиТ» № 3, 2010)
    · Новый JTAG-стандарт IEEE 1149.7 («КиТ» № 4, 2010)
    · Прожиг флэш-памяти в протоколе JTAG («КиТ» № 5, 2010)
    · Новейший стандарт JTAG-тестирования: IEEE P1149.8.1 («КиТ» № 6, 2010)
    · Стандарт тестопригодного проектирования IEEE P1687 («КиТ» № 7, 2010)
    · Материалы международной конференции по тестированию электроники ITC-2009 (1) («КиТ» № 8, 2010)
    · Материалы международной конференции по тестированию электроники ITC-2009 (2) («КиТ» № 9, 2010)
    · Материалы международной конференции по тестированию электроники ITC-2009 (3) («КиТ» № 10, 2010)
    · Применение осциллографов для визуализации протокола JTAG («КиТ» № 11, 2010)
    · Дистанционное JTAG-тестирование («КиТ» № 12, 2010)
    · Кому понадобится новый стандарт IEEE 1687? («КиТ» № 01, 2011)
    · Взаимосвязь стандартов тестирования IEEE P1687 и IEEE 1149.7 («КиТ» № 02, 2011)
    · Техническая диагностика цифровых устройств («КиТ» № 03, 2011)
    · FPGA и ПЛИС в JTAG-тестировании («КиТ» № 04, 2011)
    · Система JTAG-тестирования onTAP («КиТ» № 05, 2011)
    · Внутрисхемное программирование и JTAG-цепочки («КиТ» № 06, 2011)
    · Снова о внутрисхемном тестировании ICT («КиТ» № 07, 2011)
    · Снова о внутрисхемном тестировании (продолжение) («КиТ» № 08, 2011)
    · Еще раз о внутрисхемном тестировании (окончание) («КиТ» № 09, 2011)
    · Тестирование ICT: векторное или безвекторное? («КиТ» № 11, 2011)
    · Введение в технологию IEEE Std. 1581 тестирования ЗУ (1) («КиТ» № 07, 2012)
    · Введение в технологию IEEE Std. 1581 тестирования ЗУ (2) («КиТ» № 08, 2012)




 

Карта сайта | О нас | Услуги | Софт & хард | JTAG-Библиотека | Партнеры и заказчики | Поддержка | onTAP | Контакты | Монография
Написать вебмастеру
© JTAG.ТЕСТ, 2009.
Все права защищены.