JTAG.ТЕСТ - технологии граничного сканирования, методики тестопригодного проектирования, JTAG, ICT, DFT
В JTAG мы знаем все!
«... Мы говорим JTAG, подразумеваем — ТЕСТ,
мы говорим ТЕСТ, подразумеваем — JTAG!»

Стандарт граничного сканирования IEEE 1149.6 для дифференциальных цепей

Десятая статья цикла

Ами Городецкий, к. т. н., гл. технолог, JTAG.TECT
Леонид Курилан, ген. директор, JTAG.TECT

       В десятой статье цикла «Основы технологии граничного сканирования и тестопригодного проектирования» рассмотрены основы стандарта ГС IEEE 1149.6 для дифференциальных цепей, известного также как Advanced EXTEST.

Всем указано было смотреть на иные задачи...

А. Макаревич

В современной схемотехнике весьма популярны высокоскоростные дифференциальные последовательные каналы цифровой передачи данных в виде двух комплементарных сигналов, передаваемых по двум раздельным линиям. Этот метод широко применяется для передачи аналоговых и цифровых сигналов в таких протоколах, как RS-422, RS-485, Gigabit Ethernet, PCI Express, FireWire, 3GIO, Sonet. USB и т.д. Тестирование этих каналов в стандарте ГС не создает особых проблем. Если в схеме, содержащей подобные линии, обеспечена ГС-управляемость каналов передачи данных Тх и ГС-наблюдаемость каналов цифрового приема данных Rх, то ГС-тестирование может выполняться в цифровом протоколе ГС (JTAG или IEEE 1149.1), весьма подробно рассмотренном нами в предыдущих статьях цикла [5]. Необходимость применения при этом тех или иных схемных модификаций (см., к примеру, рис. 5[1]) для обеспечения тестопригодности схемы лишний раз подчеркивает принципиальную возможность тестирования таких схем в цифровом протоколе ГС.

Другой исключительно широко распространенный со второй половины 90-х годов метод передачи дифференциальных сигналов известен как LVDS (Low-Voltage Differential Signaling). Этот подход является на сегодня единственной схемой, сочетающей в себе небольшое рассеивание мощности с высокой скоростью передачи данных. Принципиальной особенностью схем LVDS является то, что цифровой сигнал передается не в форме напряжения, а в форме токовой петли. Передатчик (иногда называемый serializer, или Ser) впрыскивает то на одну, то на другую из дифференциальной пары линий канала LVDS небольшой ток, как правило 3,5 мА, в зависимости от того, какой логический уровень сигнала передается в данный момент — «лог. 1» или «лог. 0». На приемном конце дифференциальной пары этот ток протекает через резистор 100 Ом (иногда 120 Ом), обеспечивая на нем, таким образом, разность потенциалов около +\— 350 мВ, и возвращаясь обратно в передатчик. Приемник LVDS (называемый также deserializer, или Des) декодирует полярность этого напряжения, определяя тем самым логический уровень передаваемого сигнала. Пара передатчик-приемник LVDS обычно называется SerDes [7], и далее в статье мы именно так будем подобные пары именовать.

Авторизоваться:

Логин (e-mail):
Пароль:
Регистрация / Забыли пароль?

Авторизоваться:

Логин (e-mail):
Пароль:
Регистрация / Забыли пароль?

ОСНОВЫ JTAG и DFT
    · Введение в технологию граничного сканирования
    · Регистры и команды граничного сканирования
    · Язык описания структур граничного сканирования
    · Основной формат ввода тест программ и тесты граничного сканирования
    · Тестопригодное проектирование схем для граничного сканирования
    · Системы поддержки граничного сканирования ScanWorks и ScanExpress
    · Системы поддержки граничного сканирования ProVision и onTAP
    · Введение в аналоговый стандарт граничного сканирования IEEE 1149.4
    · Программы ГС-тестирования современных печатных плат в примерах
    · Стандарт граничного сканирования IEEE 1149.6 для дифференциальных цепей
    · Аппаратное обеспечение систем поддержки ГС ScanWorks и ScanExpress
    · Аппаратное обеспечение системы onTAP фирмы Flynn Systems
    · Аппаратное обеспечение системы ProVision фирмы JTAG Technologies
    · Программное обеспечение прогона тест-программ граничного сканирования
    · Введение во внутрисхемное тестирование
    · Тестопригодное проектирование и сравнительные характеристики внутрисхемного тестирования ICT
    · Основы технологии JTAG и тестопригодного проектирования в вопросах и ответах
    · Расширенное обсуждение JTAG-стандарта IEEE 1149.6
    · Система разработки и прогона JTAG-тестов фирмы ХJTAG
    · Внутрисхемное конфигурирование микросхем ПЛМ и FPGA в стандарте IEEE 1532
    · Новый двухконтактный JTAG-порт: стандарт IEEE 1149.7
    · Cтандарт тестопригодного проектирования микросхем IEEE Р1687
    · Новый стандарт JTAG-тестирования пассивных компонент IEEE P1149.8.1
    · Введение в стандарт IEEE 1500 для тестопригодного проектирования СнК (Часть 1)




 

Карта сайта | О нас | Услуги | Софт & хард | JTAG-Библиотека | Партнеры и заказчики | Поддержка | onTAP | Контакты | Монография
Написать вебмастеру
© JTAG.ТЕСТ, 2009.
Все права защищены.