JTAG.ТЕСТ - технологии граничного сканирования, методики тестопригодного проектирования, JTAG, ICT, DFT
В JTAG мы знаем все!
«... Мы говорим JTAG, подразумеваем — ТЕСТ,
мы говорим ТЕСТ, подразумеваем — JTAG!»

Программы ГС-тестирования современных печатных плат в примерах

Девятая статья цикла

Ами Городецкий, к. т. н., гл. технолог, JTAG.TECT
Леонид Курилан, ген. директор, JTAG.TECT

       В девятой статье цикла «Основы технологии граничного сканирования и тестопригодного проектирования» вниманию читателей журнала предлагаются примеры построения фрагментов программ ГС-тестирования кластеров, призванные расширить представления тест-инженеров о возможностях технологии граничного сканирования и еще раз обратить их внимание на особую важность всех аспектов тестопригодного проектирования.

Пусть новым прогнозом пугает умы...

А. Макаревич

Настоящей статьей ненадолго прерывается запланированное ранее систематическое изложение введения в различные технологии граничного сканирования (ГС) и авторы делают отступление в сторону практической разработки тестов для разнообразных и часто встречающихся в современной схемотехнике элементов и структур, которые сами по себе не содержат граничного сканирования, но управляются микросхемами, содержащими ГС. Мы поступили так ввиду многочисленных просьб со стороны читателей статей нашего цикла, полученных по электронной почте, и авторы заранее выражают свою искреннюю благодарность всем читателям — как задающим вопросы, так и внимательно разбирающимся в ответах, поскольку это сулит получение авторами новых, более интересных и глубоких вопросов, за что мы всегда признательны.

В четвертой статье цикла [1] мы сделали обзор общего содержания программ ГС-тестирования и вкратце описали каждый из этапов таких программ. Из дальнейших статей [2, 3] внимательный читатель, несомненно, понял, что любая из рассмотренных нами программных систем поддержки ГС обеспечивает автоматизированную (в той или иной степени) генерацию тестов для основных этапов: тестов инфраструктуры ГС, межэлементных связей и элементов памяти. В кратком примере тестирования не-ГС кластеров схемы (рисунок 8 [1]) было отмечено, что разработка тестов кластеров требует использования функциональных описаний составляющих его элементов и не автоматизирована в достаточной степени ни в одной из рассмотренных систем поддержки ГС. В настоящей статье мы покажем на примерах, как пишутся тесты кластеров для граничного сканирования.

В статьях нашего цикла [2, 3] отмечалось, что при построении тестов межэлементных связей некоторые не-ГС элементы схемы (резисторы и резисторные сборки, перемычки, разъёмы, неинвертирующие буферные ИС, мультиплексоры и т.д.) описываются как прозрачные и, таким образом, автоматически включаются в тест межэлементных связей. Вдобавок к этому, резисторы и резисторные сборки описываются как подтягивающие или подключенные «на массу», что также автоматически включает соответствующие цепи в тест межэлементных связей.

Тем не менее, как мы видели в [4], некоторые резисторы невозможно однозначно трактовать ни в одном из этих качеств, и их тестопригодность можно обеспечить лишь блокированием выдачи напряжения VTT и заменой его на «землю» для целей тестирования. Пример схемного решения для такой ситуации показан на рисунке 1. Логические уровни, обуславливающие режим ИС для целей тестирования, на этом и дальнейших рисунках показаны в виде LL = «лог. 0» и LH = «лог. 1». Здесь ГС-управляемый затвор полевого транзистора позволяет обеспечить на контакте 8 регулятора «землю» вместо напряжения VTT = 1,25V, в результате чего все подключенные к этому промежуточному напряжению резисторы можно автоматически тестировать как подключенные «на массу».

Рис. 1. Тест резисторов, притянутых к VTT

Рис. 1. Тест резисторов, притянутых к VTT

Авторизоваться:

Логин (e-mail):
Пароль:
Регистрация / Забыли пароль?

Авторизоваться:

Логин (e-mail):
Пароль:
Регистрация / Забыли пароль?

ОСНОВЫ JTAG и DFT
    · Введение в технологию граничного сканирования
    · Регистры и команды граничного сканирования
    · Язык описания структур граничного сканирования
    · Основной формат ввода тест программ и тесты граничного сканирования
    · Тестопригодное проектирование схем для граничного сканирования
    · Системы поддержки граничного сканирования ScanWorks и ScanExpress
    · Системы поддержки граничного сканирования ProVision и onTAP
    · Введение в аналоговый стандарт граничного сканирования IEEE 1149.4
    · Программы ГС-тестирования современных печатных плат в примерах
    · Стандарт граничного сканирования IEEE 1149.6 для дифференциальных цепей
    · Аппаратное обеспечение систем поддержки ГС ScanWorks и ScanExpress
    · Аппаратное обеспечение системы onTAP фирмы Flynn Systems
    · Аппаратное обеспечение системы ProVision фирмы JTAG Technologies
    · Программное обеспечение прогона тест-программ граничного сканирования
    · Введение во внутрисхемное тестирование
    · Тестопригодное проектирование и сравнительные характеристики внутрисхемного тестирования ICT
    · Основы технологии JTAG и тестопригодного проектирования в вопросах и ответах
    · Расширенное обсуждение JTAG-стандарта IEEE 1149.6
    · Система разработки и прогона JTAG-тестов фирмы ХJTAG
    · Внутрисхемное конфигурирование микросхем ПЛМ и FPGA в стандарте IEEE 1532
    · Новый двухконтактный JTAG-порт: стандарт IEEE 1149.7
    · Cтандарт тестопригодного проектирования микросхем IEEE Р1687
    · Новый стандарт JTAG-тестирования пассивных компонент IEEE P1149.8.1
    · Введение в стандарт IEEE 1500 для тестопригодного проектирования СнК (Часть 1)




 

Карта сайта | О нас | Услуги | Софт & хард | JTAG-Библиотека | Партнеры и заказчики | Поддержка | onTAP | Контакты | Монография
Написать вебмастеру
© JTAG.ТЕСТ, 2009.
Все права защищены.