JTAG.ТЕСТ - технологии граничного сканирования, методики тестопригодного проектирования, JTAG, ICT, DFT
В JTAG мы знаем все!
«... Мы говорим JTAG, подразумеваем — ТЕСТ,
мы говорим ТЕСТ, подразумеваем — JTAG!»

Тестопригодное проектирование схем для граничного сканирования

Пятая статья цикла

Ами Городецкий, к. т. н., гл. технолог, JTAG.TECT
Леонид Курилан, ген. директор, JTAG.TECT

       В пятой статье цикла «Основы технологии граничного сканирования и тестопригодного проектирования» рассматриваются основы тестопригодного проектирования схем, предназначенных для тестирования и внутрисхемного программирования средствами граничного сканирования. Аббревиатуры, названия сигналов, регистров и состояний ТАР, введенные в предыдущих статьях серии, использованы здесь в основном без дополнительных ссылок.

Нас всех обучили секрету созданья гармонии в мире —

и это надолго...

А. Макаревич

Схема ПП называется тестопригодной, если ее структура, топология и применяемые в ней элементы позволяют выполнять для нее генерацию тестов, проводить оценку уровня покрытия дефектов получаемыми тестами и выполнять собственно тестирование ПП на разных этапах ее эксплуатации. Уровень покрытия дефектов в схеме с хорошим уровнем тестопригодности выше, возможности их локализации лучше, время тестирования меньше, а качество тестируемой ПП выше. Схема может, разумеется, оказаться тестопригодной и сама по себе, но это относится только к сравнительно простым схемам. Тестопригодность мало-мальски сложных схем следует планировать на этапе их проектирования, принимая в расчет множество факторов, зачастую не имеющих прямого отношения к функциональным особенностям схем, и поэтому плохо знакомых или вовсе неведомых разработчику схемы.

Проектирование тестопригодности схем при их разработке (Design-For-Testability, DFT) является ключевой и интегральной составляющей современного проектирования электронных схем и ПП. Ожидаемый уровень тестопригодности (в процентах покрытия тех или иных, заранее планируемых к тестированию, дефектов) обычно закладывается в технические требования новых разработок и подтверждается компьютерным моделированием тестопригодности еще до того, как начинается изготовление и сборка ПП, узлов и систем. Правила тестопригодного проектирования (методы DFT) предполагают видоизменение топологии и/или связей между элементами схемы, или даже добавление дополнительных элементов (внутрисхемных или наружных), которые могут никак не быть связаны с функционированием схемы и предназначены только лишь для обеспечения ее тестируемости. Методы DFT могут иметь отношение к обеспечению структурного или функционального тестирования схемы ПП, к размещению элементов на ПП и их механическим характеристикам, к документации производства и отладки ПП и сопутствующему программному обеспечению. Рамки данной статьи позволяют нам сосредоточиться лишь на некоторых практических методах тестопригодного проектирования для структурного ГС-тестирования и внутрисхемного программирования ПП [1].

Многие из рассматриваемых ниже методов DFT наряду с обеспечением тестопригодности схем предназначены также для защиты схем от несанкционированной активизации структур ГС, причиной которой могут являться неисправности ПП и ее элементов, а также внешние и внутренние помехи и шумы. Дело в том, что подобная случайная активизация структуры ГС без соответствующего управления со стороны ГС-тестера может нанести значительный ущерб ПП, став причиной перегрева, выхода из строя отдельных элементов и нарушений функционирования ПП и системы в целом.

Структура ГС-цепочки в общем виде (без линий ТСК) показана на рисунке 1. Резисторы, обозначенные как N/A, в полной конфигурации цепочки не смонтированы, к выходам TDO каждой ИС ГС последовательно подключены нулевые резисторы. Значимость этих резисторов обусловлена, тем, что они обеспечивают точки доступа на поверхности ПП к линиям TDI и TDO любой ИС в корпусах BGA (Ball Grid Array), что зачастую критично при отладке целостности цепочки и поиске в ней дефектов. Не менее существенной является возможность простого и эффективного обхода любой из ИС ГС в результате простой перестановки нулевого резистора на место N/A-резистора, если при отладке какую-либо ИС нужно на время исключить из цепочки. Такой обход может оставаться постоянным, если в одном из вариантов сборки ПП та или иная ИС ГС не используется.

Рис. 1. Структура ГС-цепочки

Рис. 1. Структура ГС-цепочки

Авторизоваться:

Логин (e-mail):
Пароль:
Регистрация / Забыли пароль?

Авторизоваться:

Логин (e-mail):
Пароль:
Регистрация / Забыли пароль?

ОСНОВЫ JTAG и DFT
    · Введение в технологию граничного сканирования
    · Регистры и команды граничного сканирования
    · Язык описания структур граничного сканирования
    · Основной формат ввода тест программ и тесты граничного сканирования
    · Тестопригодное проектирование схем для граничного сканирования
    · Системы поддержки граничного сканирования ScanWorks и ScanExpress
    · Системы поддержки граничного сканирования ProVision и onTAP
    · Введение в аналоговый стандарт граничного сканирования IEEE 1149.4
    · Программы ГС-тестирования современных печатных плат в примерах
    · Стандарт граничного сканирования IEEE 1149.6 для дифференциальных цепей
    · Аппаратное обеспечение систем поддержки ГС ScanWorks и ScanExpress
    · Аппаратное обеспечение системы onTAP фирмы Flynn Systems
    · Аппаратное обеспечение системы ProVision фирмы JTAG Technologies
    · Программное обеспечение прогона тест-программ граничного сканирования
    · Введение во внутрисхемное тестирование
    · Тестопригодное проектирование и сравнительные характеристики внутрисхемного тестирования ICT
    · Основы технологии JTAG и тестопригодного проектирования в вопросах и ответах
    · Расширенное обсуждение JTAG-стандарта IEEE 1149.6
    · Система разработки и прогона JTAG-тестов фирмы ХJTAG
    · Внутрисхемное конфигурирование микросхем ПЛМ и FPGA в стандарте IEEE 1532
    · Новый двухконтактный JTAG-порт: стандарт IEEE 1149.7
    · Cтандарт тестопригодного проектирования микросхем IEEE Р1687
    · Новый стандарт JTAG-тестирования пассивных компонент IEEE P1149.8.1
    · Введение в стандарт IEEE 1500 для тестопригодного проектирования СнК (Часть 1)




 

Карта сайта | О нас | Услуги | Софт & хард | JTAG-Библиотека | Партнеры и заказчики | Поддержка | onTAP | Контакты | Монография
Написать вебмастеру
© JTAG.ТЕСТ, 2009.
Все права защищены.